垂直场效应晶体管与鞍形鳍式场效应晶体管的集成制造技术

本发明专利技术涉及垂直场效应晶体管与鞍形鳍式场效应晶体管的集成，揭示用以在集成电路中集成垂直场效应晶体管与鞍形鳍式场效应晶体管的结构，以及用以在集成电路中集成垂直场效应晶体管与鞍形鳍式场效应晶体管的方法。在衬底中形成沟槽隔离，以定义第一装置区及第二装置区。形成自该第一装置区突出的第一半导体鳍片并形成自该第二装置区突出的第二半导体鳍片。通过使用该第一半导体鳍片形成垂直场效应晶体管，且通过使用该第二半导体鳍片形成鞍形鳍式场效应晶体管。使邻近该第二半导体鳍片的该第二装置区中的该沟槽隔离的顶部表面相对邻近该第一半导体鳍片的该第一装置区中的该沟槽隔离的该顶部表面凹入。

Integration of vertical field effect transistor and saddle fin field effect transistor

The present invention relates to the integration of a vertical field effect transistor with a saddle-shaped fin field effect transistor, discloses a structure for integrating a vertical field effect transistor with a saddle-shaped fin field effect transistor in an integrated circuit, and a method for integrating a vertical field effect transistor with a saddle-shaped fin field effect transistor in an integrated circuit. A trench isolation is formed in the substrate to define the first device area and the two device area. A first semiconductor fin projecting from the first device area is formed and a second semiconductor fin projecting from the second device area is formed. A vertical field effect transistor is formed by using the first semiconductor fin, and a saddle-shaped fin field effect transistor is formed by using the second semiconductor fin. The top surface of the groove isolation in the second device area adjacent to the second semiconductor fin is concave relative to the top surface of the groove isolation in the first device area adjacent to the first semiconductor fin.

【技术实现步骤摘要】
垂直场效应晶体管与鞍形鳍式场效应晶体管的集成
本专利技术涉及半导体装置制造及集成电路，尤其涉及用以在集成电路中集成垂直场效应晶体管与鞍形(saddle)鳍式场效应晶体管的结构，以及在集成电路中集成垂直场效应晶体管与鞍形鳍式场效应晶体管的方法。
技术介绍
传统的晶体管结构包括源极、漏极，位于该源极与漏极之间的沟道，以及经配置以通过该沟道选择性连接该源极与漏极来响应栅极电压的栅极电极。晶体管结构形成于半导体衬底的表面上，该表面可被视为包含于水平面中。基于相对半导体衬底的表面的沟道的取向可大体分类晶体管结构。平面晶体管构成一类晶体管结构，其中，沟道平行于衬底表面取向。垂直晶体管表示不同类的晶体管结构，其中，沟道垂直于衬底表面排列。由于源极与漏极之间的栅控电流被引导通过沟道，因此也可基于电流流动的方向区分不同类型的垂直晶体管，即鳍式场效应晶体管(FinFET)与垂直场效应晶体管。FinFET具有水平沟道，其中，在FinFET型垂直晶体管的源极与漏极之间的栅控电流流动的方向通常平行(也就是，水平)于衬底表面。相比之下，在垂直场效应晶体管中的源极与漏极之间的垂直沟道中的栅控电流流动的方向通常垂直(也就是，竖直)于衬底表面。需要改进的结构及制造方法以在集成电路中集成垂直场效应晶体管与鞍形鳍式场效应晶体管。
技术实现思路
依据一个实施例，一种结构包括位于衬底中的沟槽隔离，以定义第一装置区及第二装置区；鞍形鳍式场效应晶体管，包括自该第一装置区突出的第一半导体鳍片及第一栅极电极；以及垂直场效应晶体管，包括自该第二装置区突出的第二半导体鳍片以及与该第二半导体鳍片关联的第二栅极电极。该第一半导体鳍片具有顶部表面以及自该顶部表面延伸至该第一半导体鳍片中的沟道凹槽。该第一栅极电极位于该沟道凹槽内及该沟槽隔离上。与该第一装置区中的该第一半导体鳍片相邻的该沟槽隔离的顶部表面相对与该第二装置区中的该第二半导体鳍片相邻的该沟槽隔离的顶部表面凹入。依据另一个实施例，一种方法包括在衬底中形成沟槽隔离，以定义第一装置区及第二装置区；形成自该第一装置区突出的第一半导体鳍片以及自该第二装置区突出的第二半导体鳍片；通过使用该第一半导体鳍片形成垂直场效应晶体管；以及通过使用该第二半导体鳍片形成鞍形鳍式场效应晶体管。使邻近该第二半导体鳍片的该第二装置区中的该沟槽隔离的顶部表面相对邻近该第一半导体鳍片的该第一装置区中的该沟槽隔离的该顶部表面凹入。附图说明包含于并构成本说明书的一部分的附图说明本专利技术的各种实施例，并与上面所作的本专利技术的概括说明以及下面所作的实施例的详细说明一起用以解释本专利技术的实施例。图1至图4显示依据本专利技术的实施例处于工艺(process)方法的连续制造阶段中的结构的剖视图。图5显示处于图4之后的制造阶段的该结构的顶视图。图5A显示大体沿图5中的线5A-5A所作的类似图4的剖视图。图5B显示大体沿图5中的线5B-5B所作的剖视图。图6A及图6B显示处于图5A及图5B之后的制造阶段的该结构的相应剖视图。图7A及图7B显示处于图6A及图6B之后的制造阶段的该结构的相应剖视图。图8A及图8B显示处于图7A及图7B之后的制造阶段的该结构的相应剖视图。图9A及图9B显示处于图8A及图8B之后的制造阶段的该结构的相应剖视图。图10A及图10B显示处于图9A及图9B之后的制造阶段的该结构的相应剖视图。图11A及图11B显示处于图10A及图10B之后的制造阶段的该结构的相应剖视图。具体实施方式请参照图1并依据本专利技术的实施例，鳍片10、12可位于衬底14上，该衬底可为块体硅衬底(bulksiliconsubstrate)、或绝缘体上半导体(semiconductor-on-insulator；SOI)衬底的硅装置层。鳍片10、12可为由半导体材料例如硅组成的三维体，并相对衬底14的顶部表面沿垂直方向突出。以平行的行(row)布置的鳍片10、12可通过使用光刻及蚀刻工艺例如侧壁图像转移(sidewallimagingtransfer；SIT)工艺图案化本征半导体材料的外延层来形成。各鳍片10、12可被在鳍片图案化期间所使用的由例如氮化硅(Si3N4)组成的硬掩膜层16的部分覆盖。鳍片10具有侧壁19，且鳍片12具有侧壁15及顶部表面21。在一个实施例中，鳍片10在侧壁19之间具有宽度w1，且鳍片12在侧壁15之间具有宽度w2。鳍片10的宽度可与鳍片12的宽度相同。鳍片10与类似鳍片10的其它鳍片可以给定间距形成，鳍片12与类似鳍片12的其它鳍片可以给定间距形成，且该给定间距可相等。该等间距及该等宽度可促进有效的光刻。在一个实施例中，鳍片10、12通过同一光刻及蚀刻工艺同时形成。沟槽隔离18形成于衬底14中，并定义与鳍片10关联的装置区11以及与鳍片12关联的装置区13的尺寸、几何形状及外边界。沟槽隔离18可由介电材料组成，例如通过化学气相沉积(chemicalvapordeposition；CVD)沉积的硅的氧化物(例如，SiO2)。通过使用鳍片10在装置区11中可形成垂直场效应晶体管(verticalfield-effecttransistor；VFET)，以及通过使用鳍片12在装置区13中可形成鞍形鳍式场效应晶体管(fin-typefield-effecttransistor；FinFET)。该VFET可充当短沟道装置，且该FinFET可充当通过使用衬底14在芯片上制造的集成电路中的长沟道装置。共形衬里层(conformallinerlayer)20被施加于两个装置区11、13中，并可由通过CVD沉积的介电材料例如氮化硅(Si3N4)组成。由有机平坦化层(organicplanarizationlayer；OPL)材料组成的块掩膜(blockmask)22可通过旋涂工艺施加并经图案化以定义暴露鳍片10及装置区11的开口。位于鳍片12及装置区13上的共形衬里层20被块掩膜22覆盖。请参照图2，其中类似的附图标记表示图1中类似的特征且在下一制造阶段，通过蚀刻工艺自鳍片10及装置区11移除共形衬里层20。随后移除块掩膜22，该块掩膜在该蚀刻工艺期间保护覆盖鳍片12及装置区13的共形衬里层20的部分。在鳍片10下面的衬底14的部分中形成垂直场效应晶体管的底部源/漏区24。本文中所使用的术语“源/漏区”是指可充当场效应晶体管的源极或漏极的半导体材料的掺杂区。底部源/漏区24可通过凹入邻近鳍片10的装置区11中的衬底14并在该凹槽中外延生长掺杂半导体材料来形成。或者，可将掺杂物的离子注入邻近鳍片10的装置区11中的衬底14，以形成底部源/漏区24。在一个实施例中，底部源/漏区24可包括一定浓度的来自周期表的第V族的n型掺杂物(例如磷(P)或砷(As))，其有效地使组成半导体材料具有n型导电性。请参照图3，其中类似的附图标记表示图2中类似的特征且在下一制造阶段，通过蚀刻工艺自鳍片12及装置区13移除共形衬里层20，并移除块掩膜22。在底部源/漏区24上及在装置区13中的沟槽隔离18上形成底部间隔层(spacerlayer)26。底部间隔层26可由介电材料组成，例如硅硼碳氮化物(SiBCN)，其通过原子层沉积(atomiclayerdeposition；ALD)、等本文档来自技高网...

【技术保护点】
1.一种通过使用衬底制造的结构，该结构包括：位于该衬底中的沟槽隔离，以定义第一装置区及第二装置区；鞍形鳍式场效应晶体管，包括自该第一装置区突出的第一半导体鳍片及第一栅极电极，该第一半导体鳍片具有顶部表面以及自该顶部表面延伸至该第一半导体鳍片中的沟道凹槽，且该第一栅极电极位于该沟道凹槽内及该沟槽隔离上；以及垂直场效应晶体管，包括自该第二装置区突出的第二半导体鳍片以及与该第二半导体鳍片关联的第二栅极电极，其中，该沟槽隔离具有顶部表面，且与该第一装置区中的该第一半导体鳍片相邻的该沟槽隔离的该顶部表面相对与该第二装置区中的该第二半导体鳍片相邻的该沟槽隔离的该顶部表面凹入。

【技术特征摘要】
2017.02.08 US 15/427,4031.一种通过使用衬底制造的结构，该结构包括：位于该衬底中的沟槽隔离，以定义第一装置区及第二装置区；鞍形鳍式场效应晶体管，包括自该第一装置区突出的第一半导体鳍片及第一栅极电极，该第一半导体鳍片具有顶部表面以及自该顶部表面延伸至该第一半导体鳍片中的沟道凹槽，且该第一栅极电极位于该沟道凹槽内及该沟槽隔离上；以及垂直场效应晶体管，包括自该第二装置区突出的第二半导体鳍片以及与该第二半导体鳍片关联的第二栅极电极，其中，该沟槽隔离具有顶部表面，且与该第一装置区中的该第一半导体鳍片相邻的该沟槽隔离的该顶部表面相对与该第二装置区中的该第二半导体鳍片相邻的该沟槽隔离的该顶部表面凹入。2.如权利要求1所述的结构，其中，该垂直场效应晶体管包括第一源/漏区及第二源/漏区，且该第二栅极电极在该第一源/漏区与该第二源/漏区之间相对该沟槽隔离的该顶部表面沿垂直方向设置。3.如权利要求2所述的结构，其中，该垂直场效应晶体管包括位于该第二栅极电极与该第一源/漏区之间的间隔层，且该第一装置区没有该间隔层。4.如权利要求1所述的结构，其中，该垂直场效应晶体管包括邻近该第一半导体鳍片的该第二装置区上的间隔层，且该第一装置区中的该沟槽隔离的该顶部表面没有该间隔层。5.如权利要求4所述的结构，其中，该第一半导体鳍片包括侧壁，且该鞍形鳍式场效应晶体管的该第一栅极电极自该沟道凹槽沿该第一半导体鳍片的该侧壁延伸至该沟槽隔离的该顶部表面。6.如权利要求1所述的结构，其中，该第一半导体鳍片与该第二半导体鳍片具有相等的宽度。7.如权利要求1所述的结构，其中，位于该沟槽隔离上的该鞍形鳍式场效应晶体管的该第一栅极电极具有第一高度，该垂直场效应晶体管的该第二栅极电极具有第二高度，且该第一高度大于该第二高度。8.一种方法，包括：在衬底中形成沟槽隔离，以定义第一装置区及第二装置区；形成自该第一装置区突出的第一半导体鳍片以及自该第二装置区突出的第二半导体鳍片；通过使用该第一半导体鳍片形成垂直场效应晶体管；通过使用该第二半导体鳍片形成鞍形鳍式场效应晶体管；以及使邻近该第二半导体鳍片的该第二装置区中的该沟槽隔离的顶部表面相对邻近该第一半导体鳍片的该第一装置区中的该沟槽隔离的该顶部表面...

【专利技术属性】
技术研发人员：谢瑞龙，成敏圭，林宽容，
申请(专利权)人：格芯公司，
类型：发明
国别省市：开曼群岛,KY