具有电容连接垫的半导体结构与电容连接垫的制作方法技术

本发明专利技术公开一种具有电容连接垫的半导体结构与电容连接垫的制作方法，具有电容连接垫的半导体结构包含一基底，一电容接触插塞设置于基底上，一电容连接垫接触并连结电容接触插塞，一位线设置于基底上以及一介电层围绕电容连接垫，介电层具有一底面低于位线的一顶面。

Manufacturing method of semiconductor structure with capacitor connecting pad and capacitor connecting pad

The invention discloses a method for manufacturing a semiconductor structure with a capacitive connection pad and a capacitive connection pad. The semiconductor structure with a capacitive connection pad comprises a substrate, a capacitive contact plug is arranged on the substrate, a capacitive connection pad contacts and connects a capacitive contact plug, a wire is arranged on the substrate and a dielectric layer surrounds it. The dielectric layer has a top surface below the bit line.

【技术实现步骤摘要】
具有电容连接垫的半导体结构与电容连接垫的制作方法
本专利技术涉及一种电容连接垫的制作方法，特别是涉及一种围绕电容连接垫的介电层其底面低于位线的顶面的制作方法。
技术介绍
动态随机存取存储器(dynamicrandomaccessmemory，DRAM)是由数目庞大的存储单元(memorycell)所聚集而成的。DRAM中的每一个存储单元包含有一个晶体管作为一开关晶体管以及一个电容用来存储电荷。电容是通过下电极与电容连接垫(landingpad)电连接，电容连接垫与电容接触插塞电连接，并与晶体管的漏极形成存取的通路。随着DRAM上的集成度快速增加，电容连接垫的尺寸也越来越小，因此利用曝光步骤定义电容连接垫的位置时，常会发生对不准的情况，导致之后在形成电容连接垫时，发生相邻的电容连接垫依然彼此连接的情况，如此会造成电路短路的现象。
技术实现思路
有鉴于此，本专利技术提供一种电容连接垫的制作方法，以解决上述问题。根据本专利技术的第一优选实施例，一种具有电容连接垫的半导体结构，包含一基底，一电容接触插塞设置于基底上，一电容连接垫接触并连结电容接触插塞，一位线设置于基底上以及一介电层围绕电容连接垫，介电层具有一底面低于位线的一顶面。根据本专利技术的第二优选实施例，一种电容连接垫的制作方法，一种电容连接垫的制作方法，包含：提供一基底，多个字符线埋入于基底中，各个字符线正上方各自设置有一绝缘层，相邻的各个绝缘层之间定义出一开口，然后形成一金属层填入开口，并且使得各个绝缘层完全埋入于金属层中，接着形成一第一硬掩模覆盖金属层，之后进行一第一图案化制作工艺，图案化第一硬掩模，使得第一硬掩模转变为多个第二硬掩模，接续进行一第二图案化制作工艺，图案化各个第二硬掩模，使得第二硬掩模转变为多个第三硬掩模，其中各个第三硬掩模不相连并且各个第三硬掩模分别部分重叠绝缘层的其中之一，然后以全部的第三硬掩模为掩模移除金属层以在金属层上形成一沟槽，沟槽延伸至开口中并且沟槽的一底面低于绝缘层的一顶面，其中沟槽于金属层上定义出多个电容连接垫，最后形成一介电层填满沟槽。根据本专利技术的第三优选实施例一种接触结构，用于电连接动态随机存取存储器单元中的电容与晶体管，包含：一电容连接垫和电容接触插塞。电容连接垫包含一第一部件和一第二部件。第一部件包含一第一底面，第二部件包含一第一顶面和一第二底面，其中第一底面接触第一顶面，第一底面的面积小于第一顶面的面积，此外第二部件位于第一部件和电容接触插塞之间，电容接触插塞包含一第二顶面，第二顶面接触第二底面，第二顶面的面积小于第二底面的面积。附图说明图1至图12为本专利技术的一优选实施例所绘示的电容连接垫的制作方法的示意图，其中：图1为提供基底和形成金属层的制作工艺示意图；图2为接续图1的制作工艺示意图；图3为图2的存储器区的上视图；图4为接续图2的制作工艺示意图；图5为接续图4的制作工艺示意图；图6为图5中存储器区的上视图；图7为接续图5的制作工艺示意图；图8为接续图7中存储器区的制作工艺步骤的上视图；图9为图8中沿着AA’切线所绘示的侧示图；图10为接续图8的制作工艺步骤的上视图；图11为图10中沿着BB’切线所绘示的侧示图；图12为图10中沿着CC’切线所绘示的侧示图；图13至图18为本专利技术的一优选实施例所绘示的用于电连接动态随机存取存储器单元中的电容与晶体管的接触结构的制作方法的示意图，其中：图13为提供基底、形成接触插塞的制作工艺示意图；图14为接续图13的制作工艺示意图；图15为接续图14的制作工艺示意图；图16为接续图15的制作工艺示意图；图17为接续图16的制作工艺示意图；图18为接续图17的制作工艺示意图；图19A为图18中的接触结构的立体图；图19B为接触结构的立体图的变化型；图20为图19A的立体分解图。主要元件符号说明10基底11浅沟槽绝缘12字符线16绝缘层18字符线掩模20层间介电层22沟槽24导电层26外延层28晶体管30介电层32源极漏极掺杂区34沟槽35沟槽36金属层38第一硬掩模40第一光致抗蚀剂42有机介电层43第一矩形图案44含硅底部抗反射层46第二矩形图案48沟槽50底面52顶面54电容连接垫56电容接触插塞58源极漏极导电垫60栅极连接垫62介电层64底面66顶面68顶面70上表面72位线掩模100存储器区112位线138第二硬掩模142有机介电层144含硅底部抗反射层200周边电路区238第三硬掩模240第二光致抗蚀剂300基底311浅沟槽绝缘312字符线313源极漏极掺杂区314晶体管316第一层间介电层318接触洞320电容接触插塞322上表面324上表面326第二介电层材料328光掩模330预定图案332图案化光致抗蚀剂334侧壁336侧壁338开口340孔洞342初步的电容连接垫344上表面346上表面348侧壁350图案化光致抗蚀剂352开口354孔洞356电容连接垫358接触结构360介电层362上表面366电容368第一部件370第二部件372第一底面374第一顶面376第二底面378第二顶面具体实施方式如图1所示，首先提供一基底10，基底10中设置有一存储器区100，在存储器区100中，设置有多个主动区域(图未示)和多个浅沟槽隔离11，多个字符线12埋入于基底10中，并且其中几条字符线12会通过浅沟槽隔离11，多个位线(图未示)设置于基底10上，并且各个位线和各个字符线12交错，此外，在各个字符线12的正上方设置有绝缘层16，绝缘层16可以包含字符线掩模18和层间介电层20，绝缘层16可以为单层或多层材料，绝缘层16的材料可以选自氧化硅、氮化硅或氮氧化硅等，在相邻的各个绝缘层16之间定义出一开口22，在各个绝缘层16上和开口22内可以顺应地形成一导电层24。在各个相邻的字符线12之间的基底10上可以选择性地设置有一外延层26，在外延层26下方的基底10中可以设置有掺杂区(图未示)，在本实施例中，开口22会在外延层26的正上方。基底10可以另外包含一周边电路区200，周边电路区200内可以设置有一晶体管28，例如一平面式晶体管，晶体管28的栅极上方设置有一开口35，在周边电路区200设置有一介电层30覆盖基底10，在源极漏极掺杂区32上方另设置有一开口34位于介电层30中，导电层24亦覆盖开口34内侧。接着形成一金属层36填入各个开口22、开口34和开口35，并且使得所有的绝缘层16完全埋入于金属层36中，并且金属层36的上表面较绝缘层16的顶面52高，之后形成一第一硬掩模38覆盖金属层36。如图2所示，接着进行一第一图案化制作工艺，先全面形成一第一光致抗蚀剂40覆盖第一硬掩模38，第一光致抗蚀剂40和第一硬掩模38之间可以另外由下至上依序形成一有机介电层(organicdielectriclayer,ODL)42和一含硅底部抗反射层(silicon-containinghardmaskbottomanti-reflectioncoating,SHB)44。然后图案化第一光致抗蚀剂40，请同时参阅图2和图3，图3为图2中的存储器区100的上视图，为了图示简单明了，在图3只绘示出字符线、位线和图案化后的第一光致抗蚀剂。如图2和图3所示，多条字符线12和多条位线112交错本文档来自技高网...

【技术保护点】
1.一种具有电容连接垫的半导体结构，包含：基底；电容接触插塞，设置于该基底上；电容连接垫，接触并连结该电容接触插塞；位线，设置于该基底上；以及介电层，围绕该电容连接垫，该介电层具有一底面低于该位线的一顶面。

【技术特征摘要】
1.一种具有电容连接垫的半导体结构，包含：基底；电容接触插塞，设置于该基底上；电容连接垫，接触并连结该电容接触插塞；位线，设置于该基底上；以及介电层，围绕该电容连接垫，该介电层具有一底面低于该位线的一顶面。2.如权利要求1所述的具有电容连接垫的半导体结构，其中该电容连接垫的一顶面和该基底的一上表面之间包含一第一距离，该位线的一顶面和该基底的该上表面之间包含一第二距离，该第一距离大于该第二距离。3.如权利要求1所述的具有电容连接垫的半导体结构，其中该介电层构成一棋盘图案。4.如权利要求1所述的具有电容连接垫的半导体结构，还包含一位线掩模覆盖该位线，并且该位线掩模位于该电容连接垫和该位线之间。5.如权利要求1所述的具有电容连接垫的半导体结构，其中该位线的该顶面接触该位线掩模。6.一种电容连接垫的制作方法，包含：提供一基底，多个字符线埋入于该基底中，各该字符线正上方各自设置有一绝缘层，相邻的各该绝缘层之间定义出一开口；形成一金属层，填入该开口，并且使得各该绝缘层完全埋入于该金属层中；形成一第一硬掩模，覆盖该金属层；进行一第一图案化制作工艺，图案化该第一硬掩模，使得该第一硬掩模转变为多个第二硬掩模；进行一第二图案化制作工艺，图案化该多个第二硬掩模，使得该多个第二硬掩模转变为多个第三硬掩模，其中各该第三硬掩模不相连并且各该第三硬掩模分别部分重叠该多个绝缘层的其中之一；以该多个第三硬掩模为掩模移除该金属层以在金属层上形成一沟槽，该沟槽延伸至该开口中并且该沟槽的一底面低于该绝缘层的一顶面，其中该沟槽于该金属层上定义出该电容连接垫；以及形成一介电层，填满该沟槽。7.如权利要求6所述的电容连接垫的制作方法，还包含多个位线位于该基底上，其中该多个位线和该多个字符线交错。8.如权利要求7所述的电容连接垫的制作方法，其中该沟槽形成一棋盘图案，并且该沟槽平行于该多个位线。...

【专利技术属性】
技术研发人员：冯立伟，邹世芳，何建廷，王嫈乔，陈昱磬，庄慧伶，游奎轩，
申请(专利权)人：联华电子股份有限公司，福建省晋华集成电路有限公司，
类型：发明
国别省市：中国台湾,71