一种优化体内电场的载流子增强型IGBT器件制造技术

一种优化体内电场的载流子增强型IGBT器件，属于功率半导体器件技术领域。本发明专利技术通过在传统载流子增强型IGBT器件的P+空穴存储层内引入栅控下等效为可变电阻的JFET结构，以此减少关断时间、降低关断损耗，获得更优的Eoff‑Vcesat折衷关系；同时在P+空穴存储层下方的N‑漂移区中引入若干个沿器件垂直方向分布的P型浮空埋层，有利于降低器件正向导通时的P+空穴存储层电压，抑制JFET结构中寄生NPN开启，降低器件关断时P+空穴存储层底部的碰撞电离率，提高器件的耐压和工作可靠性；本发明专利技术提出IGBT器件与现有IGBT器件的制作工艺兼容，有利于实现产业化。

A carrier enhanced IGBT device for optimizing in vivo electric field

A carrier enhanced IGBT device for optimizing in vivo electric field belongs to the technical field of power semiconductor devices. By introducing a JFET structure equivalent to a variable resistor under gate control into the P+cavity storage layer of a conventional carrier-enhanced IGBT device, the invention can reduce the turn-off time, reduce the turn-off loss, and obtain an optimal Eoff_Vcesat trade-off relationship; at the same time, several N_drift zones along the vertical direction of the device are introduced in the N_drift region below the P+cavity storage layer. The P-type floating buried layer with directional distribution is advantageous to reducing the voltage of the P+cavity storage layer when the device is forward-conducting, restraining the parasitic NPN opening in the JFET structure, reducing the collision ionization rate at the bottom of the P+cavity storage layer when the device is turned off, and improving the voltage withstanding and working reliability of the device; the invention proposes the fabricator of the IGBT device and the existing IGBT device. Art compatibility is conducive to industrialization.

【技术实现步骤摘要】
一种优化体内电场的载流子增强型IGBT器件
本专利技术属于功率半导体器件
，具体涉及一种优化体内电场的载流子增强型IGBT器件。
技术介绍
绝缘栅双极晶体管(InsulatedGateBipolarTransistor，IGBT)作为常用的场控功率器件，具有输入阻抗高、开关速度快、电流密度大、饱和压降低等诸多优势，已经成为了中高功率电力电子领域处理与转换的主力器件之一，被广泛应用在轨道交通、新能源汽车、风力发电等领域。降低器件损耗作为衡量功率器件设计质量的重要指标备受技术人员关注。其中开关损耗和通态损耗是器件损耗的主要部分，通态损耗主要来源于导通态下的大电流、饱和导通压降，以及关断状态下的高压、泄漏电流；而IGBT开关损耗主要是因为关断时电流存在较长时间的拖尾，关断损耗通常作为技术人员关注的重点。因为IGBT通常是应用在高压、大电流领域，所以现目前降低通态损耗的方法主要集中于降低IGBT器件饱和导通压降和关断后的泄漏电流；而降低关断损耗的方法主要集中于降低IGBT的电流拖尾时间。然而，降低饱和导通压降与减小关断损耗之间通常存在矛盾，技术人员通常采用关断损耗和饱和导通压降(Eoff-Vcesat)来表示这种折衷关系。而如何优化上述折衷关系成为了本领域技术人员成为了本领域技术人员亟待解决的技术问题。现目前减少通态损耗主要是降低饱和导通压降，而降低饱和导通压降最常用的技术是载流子增强技术。基于载流子增强技术，业界已经提出了包括增强型绝缘栅双极型晶体管(IEGT)，载流子存储层结构的沟槽双极型晶体管(CSTBT)，高电导率IGBT(HiGT)，平面增强结构IGBT以及新型介质阻挡层IGBT、局部窄台面结构IGBT、P型埋层CSTBT等诸多结构来降低器件的饱和导通压降。而现目前降低器件关断损耗的主要方法是通过寿命控制方法来降低漂移区内少数载流子寿命，加快关断时载流子的复合过程，从而减少电流拖尾时间，以此降低器件的关断损耗；同时，对于槽栅型载流子存储型IGBT，为了降低器件短路电流，通常增大元胞间距并用P+空穴存储层填充，以降低饱和导通压降，随着P+空穴存储层面积的增加，正向导通时存储的空穴浓度增大，关断时加快存储层内载流子抽取过程，有利于减小泄漏电流，在减小关断损耗的同时，也有利抑制泄漏电流与温度之间形成正反馈，进一步提高器件热稳定性和关断能力。但是，上述这些结构无法优化关断损耗和饱和导通压降(Eoff-Vcesat)的折衷关系，而且在实际应用中会存在各种可靠性问题。如图1所示为传统槽栅结构的载流子增强型IGBT结构，其中浮空P区在增强漂移区电导调制的同时，也会因为负栅电容效应而直接影响器件的工作稳定性，槽栅型IGBT作为IGBT器件的一种结构，由于槽栅底部易形成电场聚集，导致器件击穿电压的提高受限。如果在槽栅型IGBT中引入空穴存储层，由于在关断时空穴从空穴存储层抽取，会使得该处碰撞电离率提高，击穿点发生转移。
技术实现思路
鉴于上文所述，本专利技术针对现有载流子增强型IGBT器件存在关断能力不足致使Eoff-Vcesat折衷性差、可靠性差等问题，提供一种优化体内电场的载流子增强型IGBT器件，通过在传统载流子增强型IGBT器件的P+空穴存储层内引入栅控下等效为可变电阻的JFET结构，以此减少关断时间、降低关断损耗，获得更优的Eoff-Vcesat折衷关系。为了实现上述目的，本专利技术提供如下技术方案：一种优化体内电场的载流子增强型IGBT器件，其元胞结构包括从下至上依次层叠的金属集电极7、P+集电区6、N型缓冲层5和N-漂移区4和金属发射极11；所述N-漂移区4的顶层中间区域设有P+空穴存储层8，所述P+空穴存储层8的两侧分别设有P+基区2，所述P+基区2的顶层设有N+发射区1；所述P+基区2和N+发射区1通过金属发射极11与P+空穴存储层8相接触；所述P+基区2和N+发射区1与P+空穴存储层8之间设有栅极结构，所述栅极结构包括栅电极9和栅介质层3，栅介质层3沿器件垂直方向延伸进入N-漂移区4中形成沟槽，所述栅电极9设置在沟槽中；所述栅介质层3的一侧与P+基区2、N+发射区1和N-漂移区4接触，其特征在于：所述栅介质层3的另一侧与P+空穴存储层8通过N-漂移区4相隔离；所述P+空穴存储层8中还设有N+型JFET栅极区14、P+型JFET源区13和P-型JFET沟道区15形成的JFET结构；P-型JFET沟道区15设置在P+空穴存储层8顶层的中间区域，所述P+型JFET源区13设置在P-型JFET沟道区15的顶层，所述N+型JFET栅极区14对称设置在P+型JFET源区13的两侧且通过连接桥12与栅电极9相接触；所述P+型JFET源区13通过金属发射极11与P+基区2和N+发射区1相接触；所述金属发射极11与N-漂移区4和P-型JFET沟道区15之间以及连接桥12与N-漂移区4之间分别通过介质层10相隔离；所述P+空穴存储层8下方的N-漂移区4中具有若干个沿器件垂直方向分布的P型浮空埋层16，所述P型浮空埋层16位于P+空穴存储层8与漂移区4形成的耗尽区展宽范围内。进一步的是，本专利技术中P+空穴存储层8的结深大于栅极结构的深度。进一步的是，本专利技术中P-型JFET沟道区15的宽度小于器件通态条件下JFET产生耗尽区的宽度。进一步地，通过调整P型浮空埋层16的数量，相邻P型浮空埋层16之间的间距以及每个P型浮空埋层16的掺杂浓度能够起到降低P+空穴存储层8电势的作用。进一步的是，本专利技术中通过控制连接桥12与P+空穴存储层8、N-漂移区4之间的介质层10的厚度，使得N-漂移区4表面电场通过介质层10耦合至连接桥12，从而在器件正向阻断时，连接桥12起到场板作用，降低了该处表面电场峰值，有利于提高耐压和降低可动离子对器件可靠性的影响。进一步的是，本专利技术中P+空穴存储层8的掺杂方式为非均匀掺杂或者均匀掺杂。进一步的是，本专利技术中半导体材料为单晶硅、碳化硅或者氮化镓。本专利技术的P+空穴存储层(8)中JFET结构需要满足以下条件：(1)P+空穴存储层(8)与栅极结构之间通过N-漂移区(4)隔断；(2)N+型JFET栅极区(14)位于正向阻断时P+空穴存储层(8)的中性区域；(3)JFET结构中左右对称的N+型JFET栅极区(14)与P-型JFET沟道区(15)产生的耗尽层宽度能将沟道区完全阻断。相比现有技术，本专利技术的有益效果在于：(1)本专利技术通过在P+空穴存储层中引入JFET区，JFET区等效为可变电阻；在器件正向导通时得以存储空穴，降低了器件的饱和导通压降；在器件正向阻断时为空穴提供快速泄放回路，减小关断后泄漏电流，减少关断时间，降低关断损耗，提高了器件的关断能力，最终得到更优的Eoff-Vcesat折衷关系。(2)本专利技术通过控制连接桥与P+空穴存储层及N-漂移区之间的介质层的厚度，使得连接桥在器件正向阻断时起到场板的作用，从而有效降低连接桥下方区域表面电场峰值，提高器件的耐压和工作可靠性。(3)本专利技术通过调整P型浮空埋层的数量，相邻P型浮空埋层的间距以及P型浮空埋层的掺杂浓度，在器件正向导通时能够降低P+空穴存储层电压，抑制JFET结构中寄生NPN开启；在器件关断时能够减小P+空穴存储层底部的碰撞电离率，提高器件的耐压和本文档来自技高网...

【技术保护点】
1.一种优化体内电场的载流子增强型IGBT器件，其元胞结构包括从下至上依次层叠的金属集电极(7)、P+集电区(6)、N型缓冲层(5)和N‑漂移区(4)和金属发射极(11)；所述N‑漂移区(4)的顶层中间区域设有P+空穴存储层(8)，所述P+空穴存储层(8)的两侧分别设有P+基区(2)，所述P+基区(2)的顶层设有N+发射区(1)；所述P+基区(2)和N+发射区(1)通过金属发射极(11)与P+空穴存储层(8)相接触；所述P+基区(2)和N+发射区(1)与P+空穴存储层(8)之间设有栅极结构，所述栅极结构包括栅电极(9)和栅介质层(3)，栅介质层(3)沿器件垂直方向延伸进入N‑漂移区(4)中形成沟槽，所述栅电极(9)设置在沟槽中；所述栅介质层(3)的一侧与P+基区(2)、N+发射区(1)和N‑漂移区(4)接触，其特征在于：所述栅介质层(3)的另一侧与P+空穴存储层(8)通过N‑漂移区(4)相隔离；所述P+空穴存储层(8)中还设有N+型JFET栅极区(14)、P+型JFET源区(13)和P‑型JFET沟道区(15)形成的JFET结构；P‑型JFET沟道区(15)设置在P+空穴存储层(8)顶层的中间区域，所述P+型JFET源区(13)设置在P‑型JFET沟道区(15)的顶层，所述N+型JFET栅极区(14)对称设置在P+型JFET源区(13)的两侧且通过连接桥(12)与栅电极(9)相接触；所述P+型JFET源区(13)通过金属发射极(11)与P+基区(2)和N+发射区(1)相接触；所述金属发射极(11)与N‑漂移区(4)和P‑型JFET沟道区(15)之间以及连接桥(12)与N‑漂移区(4)之间分别通过介质层(10)相隔离；所述P+空穴存储层(8)下方的N‑漂移区(4)中具有若干个沿器件垂直方向分布的P型浮空埋层(16)，所述P型浮空埋层(16)位于P+空穴存储层(8)与漂移区(4)形成的耗尽区展宽范围内。...

【技术特征摘要】
1.一种优化体内电场的载流子增强型IGBT器件，其元胞结构包括从下至上依次层叠的金属集电极(7)、P+集电区(6)、N型缓冲层(5)和N-漂移区(4)和金属发射极(11)；所述N-漂移区(4)的顶层中间区域设有P+空穴存储层(8)，所述P+空穴存储层(8)的两侧分别设有P+基区(2)，所述P+基区(2)的顶层设有N+发射区(1)；所述P+基区(2)和N+发射区(1)通过金属发射极(11)与P+空穴存储层(8)相接触；所述P+基区(2)和N+发射区(1)与P+空穴存储层(8)之间设有栅极结构，所述栅极结构包括栅电极(9)和栅介质层(3)，栅介质层(3)沿器件垂直方向延伸进入N-漂移区(4)中形成沟槽，所述栅电极(9)设置在沟槽中；所述栅介质层(3)的一侧与P+基区(2)、N+发射区(1)和N-漂移区(4)接触，其特征在于：所述栅介质层(3)的另一侧与P+空穴存储层(8)通过N-漂移区(4)相隔离；所述P+空穴存储层(8)中还设有N+型JFET栅极区(14)、P+型JFET源区(13)和P-型JFET沟道区(15)形成的JFET结构；P-型JFET沟道区(15)设置在P+空穴存储层(8)顶层的中间区域，所述P+型JFET源区(13)设置在P-型JFET沟道区(15)的顶层，所述N+型...

【专利技术属性】
技术研发人员：李泽宏，彭鑫，杨洋，张金平，高巍，任敏，张波，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：四川,51