可选择延迟缓冲器制造技术

本发明专利技术提供一种用于对电路中的延迟路径进行调谐的可选择延迟缓冲器。所述可选择延迟缓冲器包括：第一延迟段，被配置成在第一时间延迟范围内将输入信号传递至输出端子；第二延迟段，被配置成在第二时间延迟范围内将所述输入信号传递至所述输出端子，所述第二时间延迟范围不同于所述第一时间延迟范围；以及段选择开关，被配置成基于所接收选择信息来选择性地将所述延迟段耦合至所述输出端子，所述所接收选择信息指示将哪一延迟段耦合至所述输出端子。

【技术实现步骤摘要】
可选择延迟缓冲器
本专利文件中阐述的技术大体上涉及电路设计且更具体来说涉及一种被配置成用于以多个电压及/或频率范围运行的延迟缓冲器(delaybuffer)。
技术介绍
电路设计技术的提高已使得超低(ultralow)电压应用能够不断改善。经改善的电路元件的发展可进一步改善超低电压电路。
技术实现思路
本专利技术实施例公开一种用于对电路中的延迟路径进行调谐的可选择延迟缓冲器。所述可选择延迟缓冲器包括：第一延迟段，被配置成在第一时间延迟范围内将输入信号传递至输出端子；第二延迟段，被配置成在第二时间延迟范围内将所述输入信号传递至所述输出端子，所述第二时间延迟范围不同于所述第一时间延迟范围；以及段选择开关，被配置成基于所接收选择信息来选择性地将所述延迟段耦合至所述输出端子，所述所接收选择信息指示将哪一延迟段耦合至所述输出端子。附图说明结合附图阅读以下详细说明，会最好地理解本专利技术的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为论述清晰起见，可任意增大或减小各种特征的尺寸。图1A是根据某些实施例的示例性可选择延迟缓冲器的示意图。图1B是根据某些实施例的可选择延迟缓冲器110的替代示意代表形式，其说明信号输入端子130、信号输出端子132、及选择输入端子128。图2A是根据某些实施例的另一示例性可选择延迟缓冲器的示意图。图2B是根据某些实施例的可选择延迟缓冲器210的替代示意代表形式，其说明信号输入端子230、信号输出端子232、及选择输入端子228。图3A及图3B是根据某些实施例利用可选择延迟缓冲器的示例性同步超大规模集成(VLSI)逻辑电路的示意图。图4A及图4B是根据某些实施例利用可选择延迟缓冲器的另一示例性同步超大规模集成逻辑电路的示意图。图5是根据某些实施例用于针对选择可选择延迟缓冲器中的延迟路径而产生控制信号的示例性控制信号产生电路的示意图。图6是根据某些实施例的已配置有可选择延迟的示例性逻辑元件的示意图。图7是另一示例性可选择延迟缓冲器的示意图。图8是根据某些实施例绘示在同步电路中对延迟路径进行调谐的示例性方法的工艺流程图。附图标号说明110、210：可选择延迟缓冲器；112、212：固定延迟部；114、214：可调节延迟部；116：第一延迟段；118：第二延迟段；120：段选择开关；122：延迟元件；124：p型金属氧化物半导体场效晶体管(PMOSFET)/通过门/PMOS通过门；126：n型金属氧化物半导体场效晶体管(NMOSFET)/通过门/NMOS通过门；128、228：选择输入端子；130、230：信号输入端子/输入端子；132、232：信号输出端子/输出端子；215：第一延迟段/延迟段；216：第二延迟段/延迟段；217：第三延迟段/延迟段；218：第四延迟段/延迟段；219：第五延迟段/延迟段；220：段选择开关/N×1多路复用器；300：示例性同步超大规模集成逻辑电路/逻辑电路/示例性逻辑电路/电路；310、410：第一记忆元件(触发器)/第一记忆元件；312、412：第二记忆元件(触发器)/第二记忆元件；314、414：反相器；316、416：缓冲器；318、418：可选择延迟缓冲器/延迟缓冲器；400：示例性同步超大规模集成逻辑电路/示例性逻辑电路/电路；415：与门；500：示例性控制信号产生电路；502：示例性可选择延迟缓冲器；504：延迟段部；505、609：输出端子；506：段选择开关；508：比较器电路；510：可选择延迟缓冲器/信号产生器电路；600：示例性逻辑元件；602：逻辑门；604：可选择延迟部；605：第一可选择延迟缓冲器；606：第一延迟段部；607：第二可选择延迟缓冲器；608：第二延迟段部；610：第一段选择开关/段选择开关；612：第二段选择开关/段选择开关；700：示例性可选择延迟缓冲器/可选择延迟缓冲器；702：第一延迟段；704：第二延迟段；706：第一延迟缓冲器元件/缓冲器元件；708：第二延迟缓冲器元件/缓冲器元件；710：第三延迟缓冲器元件/缓冲器元件；802、804、806、810、812、814、816：操作；A：第一输入信号；B：第二输入信号。具体实施方式以下公开内容提供用于实作所提供主题的不同特征的许多不同的实施例或实例。以下阐述组件及排列的具体实例以简化本公开内容。当然，这些仅为实例且不旨在进行限制。举例来说，以下说明中将第一特征形成于第二特征之上或第二特征上可包括其中第一特征及第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成有附加特征、进而使得所述第一特征与所述第二特征可能不直接接触的实施例。另外，本公开内容可能在各种实例中重复参考编号及/或字母。此种重复是出于简洁及清晰的目的，而不是自身表示所论述的各种实施例及/或配置之间的关系。图1A是示例性可选择延迟缓冲器(selectabledelaybuffer)110的示意图。可选择延迟缓冲器110可被用在例如同步(synchronous)逻辑电路等电子电路中以帮助对时钟信号或数据信号的延迟路径进行调谐(tuning)。示例性可选择延迟缓冲器110包括固定延迟部112及可调节延迟部114。固定延迟部112包括例如缓冲器驱动器等延迟元件，当以特定电压电平运行时，所述延迟元件对经过示例性可选择延迟缓冲器110的信号提供最小固定延迟。然而，如果以不同的电压电平运行，则所述固定延迟可为不同的。示例性可调节延迟部114包括第一延迟段116、第二延迟段118、及段选择开关120。本实例中的第一延迟段116包括导电路径及例如缓冲器驱动器等延迟元件122，延迟元件122在特定电压电平情况下对经过(passingthrough)第一延迟段116的信号提供时间延迟范围。所述时间延迟范围以tmin及tmax为界。本实例中的第二延迟段118包括导电路径，所述导电路径对经过延迟段118的信号提供可忽略的延迟。第二延迟段118还包括以tmin及tmax为界的时间延迟范围，所述时间延迟范围不同于第一延迟段116的时间延迟范围。段选择开关120选择性地以一次一个的方式将第一延迟段116及第二延迟段118耦合至固定延迟部112的输入。在本实例中，段选择开关120包括两个通过门(passgate)—p型金属氧化物半导体场效晶体管(PMOSFET)124及n型金属氧化物半导体场效晶体管(NMOSFET)126，其中所述两个通过门的相应输入端子连接至第一延迟段116及第二延迟段118且所述两个通过门的输出端子在所述输入处一起耦合至固定延迟部112。通过门124、126各自通过由施加至选择输入端子128的选择信号提供的选择信息而启动，选择输入端子128耦合至通过门124、126的门(gate)。所述选择信息指示将第一延迟段116及第二延迟段118中的哪一者耦合至固定延迟部112。在本实例中，当所述选择信息指示逻辑零电平时，启动PMOS通过门124以将第一延迟段116耦合至固定延迟部112的输入。这会造成针对可选择延迟缓冲器110的时间延迟本质上等于由固定延迟部112提供的时间延迟范围加由第一延迟段116提供的时间延迟范围。当所述选择信息对逻辑指示一个电平时，启本文档来自技高网...

【技术保护点】
一种用于对电路中的延迟路径进行调谐的可选择延迟缓冲器，其特征在于，包括：第一延迟段，被配置成在第一时间延迟范围内将输入信号传递至输出端子；第二延迟段，被配置成在第二时间延迟范围内将所述输入信号传递至所述输出端子，所述第二时间延迟范围不同于所述第一时间延迟范围；以及段选择开关，被配置成基于所接收选择信息来选择性地将所述延迟段耦合至所述输出端子，所述所接收选择信息指示将哪一延迟段耦合至所述输出端子。

【技术特征摘要】
2016.10.18 US 15/296,6031.一种用于对电路中的延迟路径进行调谐的可选择延迟缓冲器，其特征在于，包括：第一延迟段，被配置成在第一时间延迟范围内将输入信号传递至输出端子；第二延迟段...

【专利技术属性】
技术研发人员：佳士奇·宾德拉，古玛拉古迪，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71