堆叠半导体衬底之间的接触沟槽制造技术

第一半导体衬底层支撑第一晶体管，该第一晶体管包括由该衬底层的掺杂区域形成的第一源漏。第二半导体衬底层支撑第二晶体管，该第二晶体管包括由该衬底层的掺杂区域形成的第二源漏。该第二半导体衬底层被叠置于该第一半导体衬底层之上并且通过绝缘层与该第一半导体衬底层分隔开。金属布线从与用于该第一源漏的该掺杂区域的电接触延伸，通过该绝缘层，并且穿过该第二半导体衬底层中的电隔离结构以与用于该第二源漏的该掺杂区域进行电接触。该电隔离结构由沟槽隔离或该第二源漏的该掺杂区域本身中的一项形成。该隔离结构的厚度等于该第二半导体衬底层的厚度。

Contact grooves between stacked semiconductor substrates

The first semiconductor substrate layer supports the first transistor, which includes a first source leakage formed by the doping region of the substrate layer. The second semiconductor substrate layer supports second transistors, which include a second source leak formed by the doping region of the substrate layer. The second semiconductor substrate layer is superposed on the first semiconductor substrate layer and separated from the first semiconductor substrate layer through an insulating layer. The metal wiring is extended from the electrical contact with the doped area for the first source leakage, through the insulating layer, and through the electrical isolation structure in the second semiconductor substrate layer, to contact with the doped area for the second source leakage. The electrical isolation structure is formed by a trench isolated or one of the doped regions of the second source. The thickness of the isolation structure is equal to the thickness of the second semiconductor substrate layer.

【技术实现步骤摘要】
堆叠半导体衬底之间的接触沟槽
本专利技术涉及由两个或更多个堆叠半导体衬底形成的集成电路器件，并且具体地涉及用于对两个或更多个堆叠半导体衬底内的掺杂区域进行电互连的沟槽接触。
技术介绍
利用两个或更多个堆叠半导体衬底形成集成电路器件在本领域中是已知的。在这样的器件中，提供金属布线以将支撑于这些衬底中的一个衬底之上以及之内的电路与支撑于这些衬底中的另一个衬底之上以及之内的电路进行电互连。这些金属布线占据了器件布局中的空间，并且这可能存在以阵列形式布置的电路的问题。图像像素电路的阵列是这样的集成电路器件的示例。必须在布局中提供空间以容纳在用于该阵列的每个电路元件的堆叠衬底之间所通过的金属布线。这对将像素间距的距离进行最小化所付出的努力具有不利影响。
技术实现思路
应当理解，前面的一般描述和下面的详细描述都是示例性和解释性的，并且旨在提供对所要求保护的本专利技术的进一步解释。在实施例中，一种集成电路器件包括：第一半导体衬底层；第一晶体管，该第一晶体管形成在该第一半导体衬底层之中及之上，该第一晶体管包括由该第一半导体衬底层中的掺杂区域形成的第一源漏；第二半导体衬底层；第二晶体管，该第二晶体管形成在该第二半导体衬底层之中及之上，该第二晶体管包括由该第二半导体衬底层中的掺杂区域形成的第二源漏；其中，该第二半导体衬底层置于该第一半导体衬底层之上并且通过中间绝缘层与该第一半导体衬底层分隔开；以及第一金属布线，该第一金属布线从与用于该第一源漏的该掺杂区域的电接触延伸，通过该中间绝缘层，并且穿过用于该第二源漏的该掺杂区域并与之电接触。在实施例中，一种集成电路器件包括：第一半导体衬底层；第一晶体管，该第一晶体管形成在该第一半导体衬底层之中及之上，该第一晶体管包括由该第一半导体衬底层中的掺杂区域形成的第一源漏；第二半导体衬底层；第二晶体管，该第二晶体管形成在该第二半导体衬底层之中及之上，该第二晶体管包括由该第二半导体衬底层中的掺杂区域形成的第二源漏；其中，该第二半导体衬底层置于该第一半导体衬底层之上并且通过中间绝缘层与该第一半导体衬底层分隔开；沟槽隔离，该沟槽隔离形成在第二半导体衬底层中，并且该沟槽隔离的厚度等于该第二半导体衬底层的厚度；以及第一金属布线，该第一金属布线从与用于该第一源漏的该掺杂区域的电接触延伸，通过该中间绝缘层，并且穿过该沟槽隔离以与用于该第二源漏的该掺杂区域进行电接触。在实施例中，一种集成电路器件包括：第一半导体衬底层；第一晶体管，该第一晶体管形成在该第一半导体衬底层之中及之上，该第一晶体管包括由该第一半导体衬底层中的掺杂区域形成的第一源漏；第二半导体衬底层；第二晶体管，该第二晶体管形成在该第二半导体衬底层之中及之上，该第二晶体管包括由该第二半导体衬底层中的掺杂区域形成的第二源漏；其中，该第二半导体衬底层置于该第一半导体衬底层之上并且通过中间绝缘层与该第一半导体衬底层分隔开；以及第一金属布线，该第一金属布线从与用于该第一源漏的该掺杂区域的电接触延伸，通过该中间绝缘层，并且穿过该第二半导体衬底层中的电隔离结构以与用于该第二半导体衬底层的该掺杂区域进行电接触，该电隔离结构的厚度等于该第二半导体衬底层的厚度。附图说明附图被包括以提供对本专利技术的进一步理解并且结合在本说明书中并且构成本说明书的一部分，示出了本专利技术的实施例并且与说明书一起用于解释其原理。在附图中：图1是由堆叠半导体衬底所形成的集成电路器件的横截面；图2是图1的集成电路器件的示意图；图3是由堆叠半导体衬底所形成的集成电路器件的横截面；以及图4是图3的集成电路器件的示意图。具体实施方式现参考图1，该图示出了通过在下部半导体衬底14上堆叠上部半导体衬底12而形成的集成电路器件10的横截面。该示例实施方式中的器件10是图像像素电路，但将理解到的是，这仅是作为示例，并且本文所公开的用于支持在堆叠半导体衬底之间进行电接触的技术可用于多种类型的集成电路器件。下部半导体衬底14包括例如轻掺杂有第一导电类型掺杂剂的半导体层16。在示例中，第一导电类型掺杂剂是具有1x1015at/cm3的掺杂剂浓度的p型掺杂剂。提供从半导体层16的顶表面延伸到其中的多个掺杂区域20、22、24。掺杂区域20重掺杂有第二导电类型掺杂剂。在示例中，第二导电类型掺杂剂是具有8x1019at/cm3的掺杂剂浓度的n型掺杂剂。掺杂区域22以例如2x1016at/cm3的掺杂剂浓度掺杂有第二导电类型掺杂剂。掺杂区域24以例如5x1017at/cm3的掺杂剂浓度重掺杂有第一导电类型掺杂剂。包括有栅极氧化物层28a、栅极电极28b和侧壁间隔物28c的晶体管栅极结构28形成在半导体层16的顶表面上。对于所示的集成电路，掺杂区域20和22形成具有晶体管栅极结构28的晶体管40的源漏区域，并且掺杂区域22和24形成了光电二极管44的p-n结。中间绝缘层48设置在下部半导体衬底14和晶体管栅极结构28之上。上部半导体衬底12包括半导体层56，该半导体层例如以1x1015at/cm3的掺杂剂浓度轻掺杂有第一导电类型掺杂剂。半导体层56的底表面安装到中间绝缘层48的上表面。提供从半导体层56的顶表面延伸到其中的多个掺杂区域60。这些掺杂区域60以例如8x1019at/cm3的掺杂剂浓度重掺杂有第二导电类型掺杂剂。包括有栅极氧化物层68a、栅极电极68b和侧壁间隔物68c的晶体管栅极结构68形成在半导体层56的顶表面上。对于所示的集成电路，掺杂区域60形成具有晶体管栅极结构68的晶体管70的源漏区域。中间绝缘层78设置在上部半导体衬底12和晶体管栅极结构68之上。给定的集成电路可能需要进行从下部半导体衬底14的半导体层16中的一个掺杂区域到上部半导体衬底12的半导体层56中的另一掺杂区域的电连接。为了提供该电连接，提供了金属触点、线和通孔以界定导电布线80，该导电布线包括延伸通过中间绝缘层48的部分80a、延伸通过半导体层56的部分80b、以及延伸通过中间绝缘层78的部分80c。在穿过半导体层56时，导电布线80的部分80b通过厚度等于半导体层56的厚度的(例如填充有绝缘氧化物材料的浅沟槽类型的)沟槽隔离结构84而与半导体层56本身绝缘。延伸通过中间绝缘层48的部分80a与晶体管40的掺杂区域20的顶表面进行电接触。延伸通过中间绝缘层78的部分80c与晶体管70的掺杂区域60的顶表面进行电接触。图2示出了图1的集成电路器件的示意图。图1的横截面未示出用于光电二极管44的掺杂区域22和24的完整范围。仅示出了传输门晶体管44和复位晶体管70的结构。本领域技术人员可以理解，读电路可以包括以已知方式连接的附加晶体管。与晶体管70一样，那些附加晶体管由上部半导体衬底12的半导体层56支撑。图1的像素是背侧照明类型，其中，光在下部半导体衬底14的底表面处被接收。现参考图3，该图示出了通过在下部半导体衬底114上堆叠上部半导体衬底112而形成的集成电路器件110的横截面。该示例实施方式中的器件110是图像像素电路，但将理解到的是，这仅是作为示例，并且本文所公开的用于支持在堆叠半导体衬底之间进行电接触的技术可用于多种类型的集成电路器件。下部半导体衬底114包括例如轻掺杂有第一导电类型掺杂剂的半导体层116。在示例中，第一导电类型本文档来自技高网...

【技术保护点】
一种集成电路器件，包括：第一半导体衬底层；第一晶体管，所述第一晶体管形成于所述第一半导体衬底层之中及之上，所述第一晶体管包括由所述第一半导体衬底层中的掺杂区域形成的第一源漏；第二半导体衬底层；第二晶体管，所述第二晶体管形成在所述第二半导体衬底层之中及之上，所述第二晶体管包括由所述第二半导体衬底层中的掺杂区域形成的第二源漏；其中，所述第二半导体衬底层置于所述第一半导体衬底层之上并且通过中间绝缘层与所述第一半导体衬底层分隔开；以及第一金属布线，所述第一金属布线从与用于所述第一源漏的所述掺杂区域的电接触延伸，通过所述中间绝缘层，并且穿过用于所述第二源漏的所述掺杂区域并与之电接触。

【技术特征摘要】
2016.09.26 US 15/275,6191.一种集成电路器件，包括：第一半导体衬底层；第一晶体管，所述第一晶体管形成于所述第一半导体衬底层之中及之上，所述第一晶体管包括由所述第一半导体衬底层中的掺杂区域形成的第一源漏；第二半导体衬底层；第二晶体管，所述第二晶体管形成在所述第二半导体衬底层之中及之上，所述第二晶体管包括由所述第二半导体衬底层中的掺杂区域形成的第二源漏；其中，所述第二半导体衬底层置于所述第一半导体衬底层之上并且通过中间绝缘层与所述第一半导体衬底层分隔开；以及第一金属布线，所述第一金属布线从与用于所述第一源漏的所述掺杂区域的电接触延伸，通过所述中间绝缘层，并且穿过用于所述第二源漏的所述掺杂区域并与之电接触。2.如权利要求1所述的集成电路器件，其中，所述第二半导体衬底层中的所述掺杂区域的厚度等于所述第二半导体衬底层的厚度。3.如权利要求2所述的集成电路器件，其中，所述第二半导体衬底层掺杂有p型掺杂剂，并且所述第二半导体衬底层中的所述掺杂区域掺杂有n型掺杂剂。4.如权利要求1所述的集成电路器件，进一步包括：第一衬底触点，所述第一衬底触点由所述第一半导体衬底层中另外的掺杂区域形成；第二衬底触点，所述第二衬底触点由所述第二半导体衬底层中另外的掺杂区域形成；以及第二金属布线，所述第二金属布线从与用于所述第一源漏的所述另外的掺杂区域的电接触延伸，通过所述中间绝缘层，并且穿过用于所述第二衬底触点的所述另外的掺杂区域并与之电接触。5.如权利要求1所述的集成电路器件，进一步包括：第三晶体管，所述第三晶体管形成于所述第二半导体衬底层之中及之上，所述第三晶体管包括栅极电极；并且其中，所述第一金属布线进一步延伸以与所述第三晶体管的所述栅极电极进行电接触。6.如权利要求1所述的集成电路器件，其中，所述第一金属布线所穿过的所述第二半导体衬底层中的所述掺杂区域用于通过与所述第二半导体衬底层形成横向反向偏置p-n结而将所述第一金属布线与所述第二半导体衬底层电隔离。7.如权利要求1所述的集成电路器件，进一步包括在所述第二半导体衬底层之上的绝缘层，其中，所述第一金属布线完全穿过用于所述第二源漏的所述掺杂区域并且穿进所述第二半导体衬底层之上的所述绝缘层。8.一种集成电路器件，包括：第一半导体衬底层；第一晶体管，所述第一晶体管形成于所述第一半导体衬底层之中及之上，所述第一晶体管包括由所述第一半导体衬底层中的掺杂区域形成的第一源漏；第二半导体衬底层；第二晶体管，所述第二晶体管形成在所述第二半导体衬底层之中及之上，所述第二晶体管包括由所述第二半导体衬底层中的掺杂区域形成的第二源漏；其中，所述第二半导体衬底层置于所述第一半导体衬底层之上并且通过中间绝缘层与所述第一半导体衬底层分隔开；沟槽隔离，所述沟槽隔离形成在第二半导体衬底层中，并且所述沟槽隔离的厚度等于所述第二半导体衬底层的厚度；以及第一金属布线，所述第一金属布线从与用...

【专利技术属性】
技术研发人员：F·罗伊，
申请(专利权)人：意法半导体克洛尔二公司，
类型：发明
国别省市：法国,FR