半导体结构及其制造方法技术

一种半导体结构及其制造方法，所述方法包括：形成包括第一区域和第二区域的衬底；在第一区域形成第一伪栅结构，包括第一伪栅氧化层和第一伪栅电极层，在第二区域形成第二伪栅结构，包括第二伪栅氧化层和第二伪栅电极层；在衬底表面形成介质层；去除第一伪栅电极层并在介质层内形成第一开口；在第一开口侧壁形成侧壁保护层；去除第一伪栅氧化层后在第一开口底部形成第一栅氧化层；去除第二伪栅结构；分别在第一区域、第二区域形成第一栅极结构和第二栅极结构。本发明专利技术通过形成侧壁保护层，防止第一开口侧壁的材料层因形成第一栅氧化层的氧化工艺而被氧化，从而提高第一栅极结构的质量，进而提高半导体器件的电学性能。

【技术实现步骤摘要】
半导体结构及其制造方法
本专利技术涉及半导体领域，尤其涉及一种半导体结构及其制造方法。
技术介绍
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小。为了适应特征尺寸的减小，MOSFET场效应管的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力随之变差，栅极电压夹断(pinchoff)沟道的难度也越来越大，使得亚阈值漏电(subthresholdleakage)现象，即所谓的短沟道效应(SCE：short-channeleffects)更容易发生。因此，为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面MOSFET晶体管向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应管(FinFET)。FinFET中，栅至少可以从两侧对超薄体(鳍部)进行控制，具有比平面MOSFET器件强得多的栅对沟道的控制能力，能够很好的抑制短沟道效应；且FinFET相对于其他器件，具有更好的现有的集成电路制作技术的兼容性。鳍式场效应管按照功能区分主要分为核心(Core)器件和周边(I/O)器件(或称为输入/输出器件)。按照鳍式场效应管的电性类型区分，核心器件可分为核心NMOS器件和核心PMOS器件，周边器件可分为周边NMOS器件和周边PMOS器件。通常情况下，周边器件的工作电压比核心器件的工作电压大的多。为防止电击穿等问题，当器件的工作电压越大时，要求器件的栅介质层的厚度越厚，因此，周边器件的栅介质层的厚度通常大于核心器件的栅介质层的厚度。但是，现有技术形成的半导体器件的电学性能较差。专利技术内容本专利技术解决的问题是提供一种半导体结构及其制造方法，提高半导体器件的电学性能。为解决上述问题，本专利技术提供一种半导体结构的制造方法。包括如下步骤：形成半导体基底，所述半导体基底包括衬底、凸出于所述衬底的鳍部，所述衬底包括第一区域和第二区域，凸出于所述第一区域衬底的鳍部为第一鳍部，凸出于所述第二区域衬底的鳍部为第二鳍部；在所述第一鳍部表面形成第一伪栅结构并在所述第二鳍部表面形成第二伪栅结构，其中，所述第一伪栅结构包括第一伪栅氧化层和第一伪栅电极层，所述第二伪栅结构包括第二伪栅氧化层和第二伪栅电极层；在所述半导体基底表面形成介质层，所述介质层与所述第一伪栅结构和第二伪栅结构齐平并露出所述第一伪栅电极层和第二伪栅电极层；去除所述第一伪栅电极层，暴露出所述第一伪栅氧化层表面并在所述介质层内形成第一开口；在所述第一开口侧壁形成侧壁保护层；形成所述侧壁保护层之后，去除所述第一开口底部的第一伪栅氧化层；在所述第一开口底部的第一鳍部表面形成第一栅氧化层；在形成所述第一栅氧化层之后，去除所述第二伪栅结构，暴露出所述第二鳍部的部分表面并在所述介质层内形成第二开口；在所述第一栅氧化层表面、第一开口侧壁以及第二开口的底部和侧壁上形成栅介质层；在所述第一开口和第二开口中填充金属层，位于所述第一开口中的第一栅氧化层、栅介质层和金属层构成第一栅极结构，位于所述第二开口中的栅介质层和金属层构成第二栅极结构。可选的，所述第一伪栅氧化层和第二伪栅氧化层的材料为氧化硅。可选的，形成所述第一伪栅氧化层和第二伪栅氧化层的工艺为原子层沉积工艺。可选的，所述原子层沉积工艺的工艺参数包括：向原子层沉积室内通入的前驱体为含硅的前驱体，工艺温度为80摄氏度至300摄氏度，压强为0.1托至20托，沉积次数为5次至50次。可选的，所述侧壁保护层的材料为氮化硅。可选的，形成所述侧壁保护层的步骤包括：在所述第一伪栅氧化层表面、第一开口侧壁、第二伪栅电极层顶部表面形成侧壁保护膜，所述侧保护膜还覆盖所述介质层顶部表面；采用无掩膜刻蚀工艺刻蚀去除所述介质层顶部表面、第一伪栅氧化层表面和第二伪栅电极层顶部表面的侧壁保护膜，在所述第一开口侧壁形成侧壁保护层。可选的，形成所述侧壁保护膜的工艺为原子层沉积工艺。可选的，所述原子层沉积工艺的工艺参数包括：向原子层沉积室内通入的前驱体为SiH2Cl2和NH3，SiH2Cl2的气体流量为1500每分钟标准毫升至4000每分钟标准毫升，NH3的气体流量为1500每分钟标准毫升至4000每分钟标准毫升，工艺温度为400摄氏度至600摄氏度，压强为1毫托至10毫托，沉积次数为30次至100次。可选的，刻蚀去除所述介质层顶部表面、第一伪栅氧化层表面和第二伪栅电极层顶部表面的侧壁保护膜的工艺为等离子干法刻蚀工艺。可选的，所述第一栅氧化层的材料为氧化硅。可选的，形成所述第一栅氧化层的工艺为氧化工艺。可选的，形成所述第一栅氧化层的工艺为原位蒸汽生成氧化工艺。可选的，所述原位蒸汽生成氧化工艺的工艺参数包括：提供O2和H2，O2流量为1sccm至30sccm，H2流量为1.5sccm至15sccm，腔室温度为700摄氏度至1200摄氏度。可选的，去除所述第二伪栅结构的步骤包括：在所述半导体基底表面形成深紫外光吸收氧化层，所述深紫外光吸收氧化层覆盖所述第一栅氧化层表面和第一鳍部表面并暴露出所述第二伪栅电极层表面；以所述深紫外光吸收氧化层为掩膜，依次刻蚀去除所述第二伪栅电极层和第二伪栅氧化层直至暴露出所述第二鳍部表面；去除所述深紫外光吸收氧化层。相应的，本专利技术还提供一种半导体结构，包括：半导体基底，所述半导体基底包括衬底、凸出于所述衬底的鳍部，所述衬底包括第一区域和第二区域，凸出于所述第一区域衬底的鳍部为第一鳍部，凸出于所述第二区域衬底的鳍部为第二鳍部；栅极结构，包括位于所述第一鳍部上的第一栅极结构，以及位于所述第二鳍部上的第二栅极结构；侧壁保护层，位于所述第一栅极结构的侧壁表面；源、漏区，包括位于第一栅极结构两侧的第一区域源、漏区，以及位于所述第二栅极结构两侧的第二区域源、漏区；介质层，覆盖所述第一栅极结构和第二栅极结构的侧壁表面且与所述第一栅极结构和第二栅极结构齐平。可选的，所述侧壁保护层的材料为氮化硅。与现有技术相比，本专利技术的技术方案具有以下优点：本专利技术在去除所述第一伪栅氧化层后，在所述第一开口侧壁形成侧壁保护层，然后在所述第一鳍部表面形成第一栅氧化层，由于所述第一栅氧化层未经过刻蚀工艺，避免了刻蚀工艺对所述第一栅氧化层造成损伤，因此所述第一栅氧化层具有良好的膜层质量，所述第一栅氧化层作为第一区域器件的栅介质层的一部分；此外，本专利技术在去除所述第一伪栅氧化层后，在所述第一鳍部表面形成第一栅氧化层之前，在所述第一开口侧壁形成侧壁保护层，用于在后续形成第一栅氧化层的氧化工艺过程中保护第一开口侧壁，防止所述第一开口侧壁的材料层因所述氧化工艺而被氧化，从而提高了第一区域第一栅极结构的质量，进而使形成的半导体器件的电学性能得到提高。附图说明图1至图5是现有技术半导体结构的制造方法各步骤对应的结构示意图；图6至图19是本专利技术半导体结构的制造方法一实施例中各步骤对应结构示意图。具体实施方式现有技术的半导体器件的电性能较差，结合半导体结构制造方法分析其原因。参考图1至图5，示出了现有技术半导体结构的制造方法各步骤对应的结构示意图。所述半导体结构的制造方法包括以下步骤：参考图1，形成半导体基底，所述半导体基底包括衬底100、凸出于所述衬底100的鳍部；所述衬底100包括第一区域Ⅰ和本文档来自技高网...

【技术保护点】
一种半导体结构的制造方法，其特征在于，包括：形成半导体基底，所述半导体基底包括衬底、凸出于所述衬底的鳍部，所述衬底包括第一区域和第二区域，凸出于所述第一区域衬底的鳍部为第一鳍部，凸出于所述第二区域衬底的鳍部为第二鳍部；在所述第一鳍部表面形成第一伪栅结构并在所述第二鳍部表面形成第二伪栅结构，其中，所述第一伪栅结构包括第一伪栅氧化层和第一伪栅电极层，所述第二伪栅结构包括第二伪栅氧化层和第二伪栅电极层；在所述半导体基底表面形成介质层，所述介质层与所述第一伪栅结构和第二伪栅结构齐平并露出所述第一伪栅电极层和第二伪栅电极层；去除所述第一伪栅电极层，暴露出所述第一伪栅氧化层表面并在所述介质层内形成第一开口；在所述第一开口侧壁形成侧壁保护层；形成所述侧壁保护层之后，去除所述第一开口底部的第一伪栅氧化层；在所述第一开口底部的第一鳍部表面形成第一栅氧化层；在形成所述第一栅氧化层之后，去除所述第二伪栅结构，暴露出所述第二鳍部的部分表面并在所述介质层内形成第二开口；在所述第一栅氧化层表面、第一开口侧壁以及第二开口的底部和侧壁上形成栅介质层；在所述第一开口和第二开口中填充金属层，位于所述第一开口中的第一栅氧化层、栅介质层和金属层构成第一栅极结构，位于所述第二开口中的栅介质层和金属层构成第二栅极结构。...

【技术特征摘要】
1.一种半导体结构的制造方法，其特征在于，包括：形成半导体基底，所述半导体基底包括衬底、凸出于所述衬底的鳍部，所述衬底包括第一区域和第二区域，凸出于所述第一区域衬底的鳍部为第一鳍部，凸出于所述第二区域衬底的鳍部为第二鳍部；在所述第一鳍部表面形成第一伪栅结构并在所述第二鳍部表面形成第二伪栅结构，其中，所述第一伪栅结构包括第一伪栅氧化层和第一伪栅电极层，所述第二伪栅结构包括第二伪栅氧化层和第二伪栅电极层；在所述半导体基底表面形成介质层，所述介质层与所述第一伪栅结构和第二伪栅结构齐平并露出所述第一伪栅电极层和第二伪栅电极层；去除所述第一伪栅电极层，暴露出所述第一伪栅氧化层表面并在所述介质层内形成第一开口；在所述第一开口侧壁形成侧壁保护层；形成所述侧壁保护层之后，去除所述第一开口底部的第一伪栅氧化层；在所述第一开口底部的第一鳍部表面形成第一栅氧化层；在形成所述第一栅氧化层之后，去除所述第二伪栅结构，暴露出所述第二鳍部的部分表面并在所述介质层内形成第二开口；在所述第一栅氧化层表面、第一开口侧壁以及第二开口的底部和侧壁上形成栅介质层；在所述第一开口和第二开口中填充金属层，位于所述第一开口中的第一栅氧化层、栅介质层和金属层构成第一栅极结构，位于所述第二开口中的栅介质层和金属层构成第二栅极结构。2.如权利要求1所述的半导体结构的制造方法，其特征在于，所述第一伪栅氧化层和第二伪栅氧化层的材料为氧化硅。3.如权利要求1所述的半导体结构的制造方法，其特征在于，形成所述第一伪栅氧化层和第二伪栅氧化层的工艺为原子层沉积工艺。4.如权利要求3所述的半导体结构的制造方法，其特征在于，所述原子层沉积工艺的工艺参数包括：向原子层沉积室内通入的前驱体为含硅的前驱体，工艺温度为80摄氏度至300摄氏度，压强为0.1托至20托，沉积次数为5次至50次。5.如权利要求1所述的半导体结构的制造方法，其特征在于，所述侧壁保护层的材料为氮化硅。6.如权利要求1所述的半导体结构的制造方法，其特征在于，形成所述侧壁保护层的步骤包括：在所述第一伪栅氧化层表面、第一开口侧壁、第二伪栅电极层顶部表面形成侧壁保护膜，所述侧保护膜还覆盖所述介质层顶部表面；采用无掩膜刻蚀工艺刻蚀去除所述介质层顶部表面、第一伪栅氧化层表面和第二伪栅电极层顶部表面的侧壁保护膜，在所述第一开口侧壁形成侧壁保护层。7.如权利要求6所述的半导体结构的制造方法，其特征在于，形成所述侧壁保护膜的工艺为原...

【专利技术属性】
技术研发人员：周飞，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海,31