一种半导体器件及其制备方法、电子装置制造方法及图纸

技术编号:15748926 阅读:52 留言:0更新日期:2017-07-03 09:39
本发明专利技术涉及一种半导体器件及其制备方法、电子装置。所述方法包括步骤S1:提供半导体衬底,在所述半导体衬底上形成有CMOS器件,在所述CMOS器件的层间介电层中形成有接触开口,以露出所述半导体衬底;步骤S2:在所述层间介电层上、露出的所述半导体衬底上以及所述接触开口的侧壁上形成屏蔽层,在形成所述屏蔽层的同时或者之后对所述屏蔽层进行等离子处理,以使所述屏蔽层致密化;步骤S3:在所述接触开口中填充导电材料,以形成电连接。本发明专利技术所述方法可以带来如下优点:1)重新调配TiN薄膜的穿透方向,使WF

【技术实现步骤摘要】
一种半导体器件及其制备方法、电子装置
本专利技术涉及半导体领域,具体地,本专利技术涉及一种半导体器件及其制备方法、电子装置。
技术介绍
在电子消费领域,多功能设备越来越受到消费者的喜爱,相比于功能简单的设备,多功能设备制作过程将更加复杂,比如需要在电路版上集成多个不同功能的芯片,因而出现了3D集成电路(integratedcircuit,IC)技术,3D集成电路(integratedcircuit,IC)被定义为一种系统级集成结构,将多个芯片在垂直平面方向堆叠,从而节省空间,各个芯片的边缘部分可以根据需要引出多个引脚,根据需要利用这些引脚,将需要互相连接的的芯片通过金属线互联,但是上述方式仍然存在很多不足,比如堆叠芯片数量较多,而且芯片之间的连接关系比较复杂,那么就会需要利用多条金属线,最终的布线方式比较混乱,而且也会导致体积增加。在芯片制造中,金属与硅基底互连中通常用金属钨作为通孔填充物,并且在钨填充之前会优先沉积一层氮化钛作为屏蔽层,以避免金属钨的反应物WF6与硅产生反应,造成金属与硅之间的漏电流,进而影响芯片的功能。在实际生产过程中,由于氮化钛屏蔽层本身质量的问题,如厚度,致密度,以及WF6优先充盈通孔,使得现在的氮化钛仍不足以屏蔽WF6进入,导致WF6与硅基底产生反应,产生漏电通路,影响产品性能。因此目前所述方法存在上述诸多弊端,需要对所述方法进行改进,以便消除所述问题。
技术实现思路

技术实现思路
部分中引入了一系列简化形式的概念,这将在具体实施方式部分中进一步详细说明。本专利技术的
技术实现思路
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征,更不意味着试图确定所要求保护的技术方案的保护范围。本专利技术为了克服目前存在问题,提供了一种半导体器件的制备方法,包括:步骤S1:提供半导体衬底,在所述半导体衬底上形成有CMOS器件,在所述CMOS器件的层间介电层中形成有接触开口,以露出所述半导体衬底;步骤S2:在所述层间介电层上、露出的所述半导体衬底上以及所述接触开口的侧壁上形成屏蔽层,在形成所述屏蔽层的同时或者之后对所述屏蔽层进行等离子处理,以使所述屏蔽层致密化;步骤S3:在所述接触开口中填充导电材料,以形成电连接。可选地,在所述方法中重复所述步骤S2至少3次,以得到具有目标厚度的所述屏蔽层。可选地,在所述步骤S2中每一次形成的所述屏蔽层的厚度为可选地,所述屏蔽层选用TiN。可选地,在所述步骤S2中,选用N2和/或H2等离子进行所述处理,以使所述屏蔽层致密化。可选地,在所述步骤S3中,所述导电材料选用金属钨。可选地,在所述步骤S3中,选用WF6作为原料沉积所述金属钨。可选地,在所述步骤S1中,在所述半导体衬底上形成有栅极结构103,其中所述接触开口位于所述栅极结构103的一侧。本专利技术提供了一种如上述方法制备得到的半导体器件。本专利技术提供了一种电子装置,包括上述的半导体器件。本专利技术为了解决现有技术中存在的问题,提出了对于钨阻挡层的一种新的氮化钛工艺,在接触开口打开之后的氮化钛沉积过程中,先覆盖一层50埃的氮化钛,并且原位(in-situ)进行H2/N2等离子处理,使得单层50埃的氮化钛更加致密,缩小原子间距。然后再重复两次沉积与等离子处理,使得整体的厚度达到一定的要求,并且每层之间原子的排布取向并不相同,大大降低后序WF6气体穿过的几率。通过本专利技术所述方法制备的屏蔽层氮化钛具有以下特点:1)三步(50A和3步)TiN制程,晶格排列各层之内具有一定规则,但层与层之间的方向是不定向的,因此大大降低WF6穿过的几率2)由于每层沉积之后,N2/H2等离子处理的过程,使得原子间的间距变小,薄膜也致密化,使得WF6穿过的几率降低。本专利技术成功降低钨沉积过程中可能发生穿透氮化钛的几率,提高了产品的良率。本专利技术所述方法可以带来如下优点:1)重新调配TiN薄膜的穿透方向,使WF6穿过的几率降低。2)改善屏蔽层TiN的致密性,有效阻挡WF6穿过TiN与Si接触。附图说明本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本专利技术的实施例及其描述,用来解释本专利技术的装置及原理。在附图中,图1为本专利技术一具体地实施中所述半导体器件的制备过程示意图;图2为本专利技术一具体地实施中所述半导体器件的制备过程示意图;图3为本专利技术一具体地实施中所述半导体器件的制备过程示意图;图4为本专利技术一具体地实施中所述半导体器件的制备过程示意图;图5为本专利技术一具体地实施中所述半导体器件的制备的工艺流程图。具体实施方式在下文的描述中,给出了大量具体的细节以便提供对本专利技术更为彻底的理解。然而,对于本领域技术人员而言显而易见的是,本专利技术可以无需一个或多个这些细节而得以实施。在其他的例子中,为了避免与本专利技术发生混淆,对于本领域公知的一些技术特征未进行描述。应当理解的是,本专利技术能够以不同形式实施,而不应当解释为局限于这里提出的实施例。相反地,提供这些实施例将使公开彻底和完全,并且将本专利技术的范围完全地传递给本领域技术人员。在附图中,为了清楚,层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。应当明白,当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时,其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层,或者可以存在居间的元件或层。相反,当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时,则不存在居间的元件或层。应当明白,尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分,这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此,在不脱离本专利技术教导之下,下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等,在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白,除了图中所示的取向以外,空间关系术语意图还包括使用和操作中的器件的不同取向。例如,如果附图中的器件翻转,然后,描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此,示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。在此使用的术语的目的仅在于描述具体实施例并且不作为本专利技术的限制。在此使用时,单数形式的“一”、“一个”和“所述/该”也意图包括复数形式,除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”,当在该说明书中使用时,确定所述特征、整数、步骤、操作、元件和/或部件的存在,但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时,术语“和/或”包括相关所列项目的任何及所有组合。为了彻底理解本专利技术,将在下列的描述中提出详细的步骤以及详细的结构,以便阐释本专利技术的技术方案。本专利技术的较佳实施例详细描述如下,然而除了这些详细描述外,本发本文档来自技高网...
一种半导体器件及其制备方法、电子装置

【技术保护点】
一种半导体器件的制备方法,包括:步骤S1:提供半导体衬底,在所述半导体衬底上形成有CMOS器件,在所述CMOS器件的层间介电层中形成有接触开口,以露出所述半导体衬底;步骤S2:在所述层间介电层上、露出的所述半导体衬底上以及所述接触开口的侧壁上形成屏蔽层,在形成所述屏蔽层的同时或者之后对所述屏蔽层进行等离子处理,以使所述屏蔽层致密化;步骤S3:在所述接触开口中填充导电材料,以形成电连接。

【技术特征摘要】
1.一种半导体器件的制备方法,包括:步骤S1:提供半导体衬底,在所述半导体衬底上形成有CMOS器件,在所述CMOS器件的层间介电层中形成有接触开口,以露出所述半导体衬底;步骤S2:在所述层间介电层上、露出的所述半导体衬底上以及所述接触开口的侧壁上形成屏蔽层,在形成所述屏蔽层的同时或者之后对所述屏蔽层进行等离子处理,以使所述屏蔽层致密化;步骤S3:在所述接触开口中填充导电材料,以形成电连接。2.根据权利要求1所述的方法,其特征在于,在所述方法中重复所述步骤S2至少3次,以得到具有目标厚度的所述屏蔽层。3.根据权利要求2所述的方法,其特征在于,在所述步骤S2中每一次形成的所述屏蔽层的厚度为4.根...

【专利技术属性】
技术研发人员:王亮李广宁
申请(专利权)人:中芯国际集成电路制造上海有限公司中芯国际集成电路制造北京有限公司
类型:发明
国别省市:上海,31

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