一种功率半导体器件及其制作方法技术

本发明专利技术公开了一种功率半导体器件及其制作方法，功率半导体器件包括：P‑基区、N‑衬底、N阱、多晶硅栅、N+源极区、P+欧姆接触区、发射极金属电极和栅氧化层，功率半导体器件采用沟槽栅结构。沟槽栅结构的沟槽具有第一深度和第二深度，第一深度为第一次沟槽刻蚀并进行N阱注入的深度，第一深度大于或等于P‑基区的结深，第一深度小于N阱的深度，第二深度为沟槽的深度。本发明专利技术能够克服现有沟槽栅功率半导体器件的N阱(载流子存储层)通过扩散工艺来实现掺杂，无法实现较高的掺杂浓度的技术问题。

Power semiconductor device and manufacturing method thereof

The invention discloses a power semiconductor device and its manufacturing method, power semiconductor devices include: P base, N substrate and N wells, polysilicon gate, N+ source, P+ ohmic contact region and emitter metal electrode and the gate oxide layer, power semiconductor device with a trench gate structure. Trench trench gate structure having a first depth and depth of second for the first time, the first deep trench etching and N well injection depth, the depth is greater than or equal to P base junction depth, the first depth is less than N well depth, the depth of the groove depth is second. The invention can overcome the technical problem that the N trap (carrier storage layer) of the existing trench gate power semiconductor device realizes doping through diffusion process and can not achieve higher doping concentration.

【技术实现步骤摘要】
一种功率半导体器件及其制作方法
本专利技术涉及功率半导体
，尤其是涉及一种功率半导体IGBT(InsulatedGateBipolarTransistor，绝缘栅双极型晶体管)器件及其制作方法。
技术介绍
在现有技术中，为了优化功率半导体器件的通态压降与关断损耗，降低器件的功耗，一般采用载流子存储层(空穴阻挡层)结构，这种结构又被称为“N-EnhancementLayer”(N-加强层)及“CarrierStorageNLayer”(N型载流子存储层)。如附图1所示，为基于载流子存储层平面栅结构的IGBT，该结构在P-基区的下方包围有一层N-增强层12，图中7为发射极金属电极，11为集电极金属电极。本申请人于2012年12月07日申请，并于2013年03月13日公开，公告号为CN102969351B的中国专利技术专利《一种平面栅型IGBT芯片》即公开了上述结构。又如附图2所示，为基于载流子存储层沟槽栅结构的IGBT，该结构在P-基区的下方设置一个N阱(N型载流子存储层16)来包围P-基区，在该处形成一个空穴的势垒，阻挡了导通状态下空穴被发射极电极的抽取，并增大了发射极电子注入，从而增强了该处的电导调制效应，同时降低了通态压降。图中，4为多晶硅栅，7为发射极金属电极，11为集电极金属电极，16为N型载流子存储层。本申请人于2012年12月07日申请，并于2013年03月13日公开，公开号为CN102969350A的中国专利技术申请《一种沟槽栅型IGBT芯片》即公开了上述结构。因为这种结构并不依赖增加背部集电极的空穴注入来实现，从而可以对背部空穴注入效率进行优化，并进一步降低器件的关断损耗。如附图2所示的结构中，在栅氧化层8的上部包围有一层金属阻挡层13，在两个沟槽之间设置有P+扩散层14和发射层15。一般情况下，N阱的掺杂浓度比衬底的浓度更高，并且随着N阱的掺杂浓度提高，可以进一步降低功率半导体器件的通态压降。然而，目前功率半导体器件的正面通常采用扩散工艺来进行掺杂，即IGBT的正面需要分别进行N阱扩散掺杂、P-基区扩散掺杂，以及N+源极区扩散掺杂，因此N阱的最高掺杂浓度受到限制。常规的IGBT正面掺杂工艺为常包括：N阱掺杂、P-基区掺杂、沟槽制作、N+源极区掺杂等步骤，其中：N阱掺杂：对整个器件有效区(元胞区)进行N型掺杂与扩散，形成N阱，如附图3所示；P-基区掺杂：对整个器件有效区(元胞区)进行P-型掺杂与扩散，形成P-基区，如附图4所示；沟槽制作：进行沟槽的光刻与刻蚀、栅氧化层制作、多晶硅填充及多晶硅掺杂等步骤，如附图5所示；N+源极区掺杂：进行N+源极区注入窗口的光刻、掺杂与扩散，形成N+源极区，如附图6所示。图中，1为P-基区，2为N-衬底，3为N阱，4为多晶硅栅，5为N+源极区，8为栅氧化层。如需提高N阱的掺杂浓度，则需要提高N阱的掺杂剂量并增加扩散时间，然而这会影响到P-基区的掺杂浓度与结深(如附图7所示，对比了将N阱掺杂浓度提高到原来2倍，而其他参数不变的情况下对P-基区的影响)，并且会导致N阱的结深过深，需要重新调整P-基区的掺杂工艺，这就增加了工艺的复杂性与难度。并且即使配合调整P-基区，使得N阱的掺杂浓度有所提高，但是N阱的掺杂浓度也不能无限制地提高，例如：N阱的掺杂浓度不能高于P-基区的掺杂浓度。随着沟槽栅IGBT技术的发展，器件朝着更低功耗的方向发展，一个可行的办法是采用更高浓度的N阱，以降低器件的通态压降。然而，对于常规的做法而言，沟槽栅IGBT的N阱(载流子存储层)常通过扩散工艺来实现掺杂，如附图8所示是现有技术中采用常规扩散工艺形成的N阱掺杂浓度曲线示意图。由于它是IGBT正面扩散掺杂工艺(有3次扩散掺杂过程，分别是：N阱扩散掺杂、P-基区扩散掺杂及N+源极区扩散掺杂)中首先需要进行的，因此无法实现较高的掺杂浓度，例如：不能高于P-基区的掺杂浓度。而采用离子注入法虽然可以提高N阱的掺杂浓度，但工艺成本要求高。
技术实现思路
有鉴于此，本专利技术的目的在于提供一种功率半导体器件及其制作方法，能够克服现有沟槽栅功率半导体器件的N阱(载流子存储层)通过扩散工艺来实现掺杂，无法实现较高的掺杂浓度的技术问题。为了实现上述专利技术目的，本专利技术具体提供了一种功率半导体器件的技术实现方案，一种功率半导体器件，包括：P-基区、N-衬底、N阱、多晶硅栅、N+源极区、P+欧姆接触区、发射极金属电极和栅氧化层，所述功率半导体器件采用沟槽栅结构。所述沟槽栅结构的沟槽具有第一深度和第二深度，所述第二深度为所述沟槽的深度。所述第一深度为第一次沟槽刻蚀并进行N阱注入的深度，所述第一深度大于或等于所述P-基区的结深，所述第一深度小于所述N阱的深度。优选的，所述沟槽栅结构的两个沟槽中心之间的距离小于或等于2μm。优选的，所述N阱的掺杂浓度大于或等于1e16/cm3量级。优选的，所述N阱的掺杂浓度大于或等于1e17/cm3量级，并小于或等于1e18/cm3量级。优选的，所述N阱的浓度峰值位于所述沟槽的第一深度处。优选的，所述第一深度等于或大于所述P-基区的结深与所述N阱单边扩散的结深之和。本专利技术具体提供了一种功率半导体器件制作方法的技术实现方案，功率半导体器件制作方法，包括以下步骤：S101：在N-衬底的基础上进行P-基区的注入及扩散掺杂；S102：在前一步骤的基础上，进行光刻及沟槽刻蚀，并刻至第一深度；S103：通过所述沟槽进行N阱注入，并进行高温推进，形成N阱；S104：在前一步骤的基础上，继续进行光刻及沟槽刻蚀，并刻至第二深度，完成整个沟槽的刻蚀；S105：在所述沟槽内进行栅氧化层制作、多晶硅栅填充，以及多晶硅栅掺杂；S106：在前一步骤的基础上，进行N+源极区的掺杂窗口光刻、注入掺杂，在两个沟槽之间形成所述N+源极区。优选的，所述步骤S101进一步包括：S1011：通过高温氧化，在N-衬底的基础上对器件的正面制作一层牺牲氧化层，所述牺牲氧化层的厚度为100A～600A；S1012：在所述牺牲氧化层上涂覆一层光刻胶，然后进行曝光，并去除器件有效区上方的光刻胶，形成P-基区注入窗口；S1013：进行P型离子注入，并去除器件表面剩余的光刻胶；S1014：进行高温推进，最终形成P-基区，所述P-基区的掺杂浓度在1e17/cm3量级以上，结深为3μm～8μm。优选的，所述步骤S102进一步包括：S1021：进行刻蚀窗口造型：先涂覆一层光刻胶，然后进行曝光与去胶，形成沟槽刻蚀窗口；S1022：进行沟槽刻蚀，直至第一深度，所述第一深度大于或等于所述P-基区的结深。优选的，所述步骤S103进一步包括：S1031：对整个器件进行N型离子注入；S1032：进行高温推进，形成N阱，所述N阱的掺杂浓度在1e14/cm3～1e17/cm3的量级范围内，所述N阱的结深小于3μm。优选的，所述步骤S104进一步包括：S1041：进行刻蚀窗口造型：先涂覆一层光刻胶，然后进行曝光与去胶，形成沟槽刻蚀窗口；S1042：进行沟槽刻蚀，直至第二深度，所述第二深度为沟槽的设计深度，沟槽的设计深度在4μm～8μm之间。优选的，所述步骤S105进一步包括：S1051：进行高温氧化，使沟槽的内壁生长一层栅氧化层，所述栅氧化层的厚度为0.1μm～本文档来自技高网...

【技术保护点】
一种功率半导体器件，包括：P‑基区、N‑衬底、N阱、多晶硅栅、N+源极区、P+欧姆接触区、发射极金属电极和栅氧化层，所述功率半导体器件采用沟槽栅结构，其特征在于，所述沟槽栅结构的沟槽具有第一深度和第二深度，所述第一深度为第一次沟槽刻蚀并进行N阱注入的深度，所述第二深度为所述沟槽的深度；所述第一深度大于或等于所述P‑基区的结深，所述第一深度小于所述N阱的深度。

【技术特征摘要】
1.一种功率半导体器件，包括：P-基区、N-衬底、N阱、多晶硅栅、N+源极区、P+欧姆接触区、发射极金属电极和栅氧化层，所述功率半导体器件采用沟槽栅结构，其特征在于，所述沟槽栅结构的沟槽具有第一深度和第二深度，所述第一深度为第一次沟槽刻蚀并进行N阱注入的深度，所述第二深度为所述沟槽的深度；所述第一深度大于或等于所述P-基区的结深，所述第一深度小于所述N阱的深度。2.根据权利要求1所述的功率半导体器件，其特征在于：所述沟槽栅结构的两个沟槽中心之间的距离小于或等于2μm。3.根据权利要求1或2所述的功率半导体器件，其特征在于：所述N阱的掺杂浓度大于或等于1e16/cm3量级。4.根据权利要求2所述的功率半导体器件，其特征在于：所述N阱的掺杂浓度大于或等于1e17/cm3量级，并小于或等于1e18/cm3量级。5.根据权利要求1、2或4中任一项所述的功率半导体器件，其特征在于：所述N阱的浓度峰值位于所述沟槽的第一深度处。6.根据权利要求5所述的功率半导体器件，其特征在于：所述第一深度等于或大于所述P-基区的结深与所述N阱单边扩散的结深之和。7.一种如权利要求1至6中任一项所述的功率半导体器件制作方法，其特征在于，包括以下步骤：S101：在N-衬底的基础上进行P-基区的注入及扩散掺杂；S102：在前一步骤的基础上，进行光刻及沟槽刻蚀，并刻至第一深度；S103：通过所述沟槽进行N阱注入，并进行高温推进，形成N阱；S104：在前一步骤的基础上，继续进行光刻及沟槽刻蚀，并刻至第二深度，完成整个沟槽的刻蚀；S105：在所述沟槽内进行栅氧化层制作、多晶硅栅填充，以及多晶硅栅掺杂；S106：在前一步骤的基础上，进行N+源极区的掺杂窗口光刻、注入掺杂，在两个沟槽之间形成所述N+源极区。8.根据权利要求7所述的功率半导体器件制作方法，其特征在于，所述步骤S101进一步包括：S1011：通过高温氧化，在N-衬底的基础上对器件的正面制作一层牺牲氧化层，所述牺牲氧化层的厚度为100A～600A；S1012：在所述牺牲氧化层上涂覆一层光刻胶，然后进行曝光，并去除器件有效区上方的光刻胶，形成P-基区注入窗口；S1013：进行P型离子注入，并去除器件表面剩余的光刻胶；S1014：进行高温推进，最终形成P-基区，所述P-基区的掺杂浓度在1e17/cm3量级以上，结深为3μm～8μm。9.根据权利要求8所述的功率半导体器件制作方法，其特征在于，所述步骤S102进一步包括：S1021：进行刻蚀窗口造型：先涂覆一层光刻胶，然...

【专利技术属性】
技术研发人员：刘国友，覃荣震，黄建伟，张泉，朱利恒，戴小平，
申请(专利权)人：株洲南车时代电气股份有限公司，
类型：发明
国别省市：湖南,43