一种半导体器件及其制造方法和电子装置制造方法及图纸

本发明专利技术提供一种半导体器件及其制造方法和电子装置，涉及半导体技术领域。包括：提供顶部晶圆，在所述顶部晶圆的正面形成有若干第一CMOS器件，在每个所述第一CMOS器件上形成有布线层；提供底部晶圆，将顶部晶圆的正面和底部晶圆的正面进行键合；对所述顶部晶圆的背面进行减薄处理；在所述若干第一CMOS器件以外的所述顶部晶圆的背面的像素区中形成若干深沟槽；在每个所述深沟槽的侧壁和底部上形成高k介电层；在每个所述深沟槽中填充半导体材料层。本发明专利技术的制造方法，在顶部晶圆中的像素区旁增加深沟槽，在深沟槽中填充的绝缘层和半导体材料层共同作为隔离材料来降低光学串扰，而利用深沟槽中填充的高k介电层来降低电串扰。

【技术实现步骤摘要】

本专利技术涉及半导体
，具体而言涉及一种半导体器件及其制造方法和电子装置。
技术介绍
背照式(BSI)图像传感器可以减少/避免电路层或氧化层对光线的吸收和反射，因而具有较高的感光度和信噪比。为了提高光子捕集效率，现在许多高性能CMOS图像传感器都是背照式(BSI)图像传感器。在BSI工艺技术发展期间，其正遭受串扰问题。主要包括以下几种串扰：光谱串扰、光学串扰和电串扰。其中，光谱串扰由滤色镜的特征引起。光学串扰是由光子穿透诱导到相邻像素引起。在后端堆叠结构中的光子反射或衍射在BSI传感器中得到改善，但在硅中的光学串扰仍然是一个严重的问题，因为不可能通过注入隔离来抑制光学串扰。电串扰是电子扩散或漂移到其他像素。通常像素区域使用金属作为隔离层，以减少串扰。当像素降低时，沟槽关键尺寸CD也需要降低，然而金属填充能力却不能满足要求。另外，金属的沉积温度高至约400℃，高温将会影响光电二极管的功能。因此，有必要提出一种新的半导体器件及其制造方法，以解决上述技术问题。
技术实现思路
在
技术实现思路
部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本专利技术的
技术实现思路
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。针对现有技术的不足，本专利技术提供一种半导体器件的制造方法，包括：步骤S1：提供顶部晶圆，在所述顶部晶圆的正面形成有若干第一CMOS器件，在每个所述第一CMOS器件上形成有布线层；步骤S2：提供底部晶圆，将顶部晶圆的正面和底部晶圆的正面进行键合；步骤S3：对所述顶部晶圆的背面进行减薄处理；步骤S4：在所述若干第一CMOS器件以外的所述顶部晶圆的背面的像素区中形成若干深沟槽；步骤S5：在每个所述深沟槽的侧壁和底部上形成高k介电层；步骤S6：在每个所述深沟槽中填充半导体材料层。进一步，在所述步骤S4和步骤S5之间，还包括在每个所述深沟槽的侧壁上形成绝缘层的步骤。进一步，所述步骤S6包括以下步骤：S61：在所述顶部晶圆的背面上以及所述深沟槽中沉积形成所述半导体材料层；S62：对所述半导体材料层进行平坦化，停止于所述顶部晶圆的背面上。进一步，所述底部晶圆包括形成于所述底部晶圆正面的若干第二CMOS器件，位于所述底部晶圆正面的若干第二CMOS器件上的层间介电层，以及位于所述层间介电层中的与每个所述第二CMOS器件相连的布线层。进一步，在所述步骤S6之后还包括以下步骤：从所述顶部晶圆的背面开始，刻蚀所述深沟槽外侧的顶部晶圆和部分所述底部晶圆，直到暴露所述底部晶圆中的布线层的底部金属层为止，以形成开口；在所述开口的侧壁上以及顶部晶圆的背面上形成金属间氧化物；在所述开口中以及部分所述顶部晶圆的背面的所述金属间氧化物上形成焊盘材料层；刻蚀所述开口中的焊盘材料层的中心区域，保留所述开口侧壁和底部上的焊盘材料层，以形成焊盘。进一步，在所述顶部晶圆的正面还形成有隔离结构，以隔离相邻的所述第一CMOS器件。进一步，所述深沟槽远离所述顶部晶圆的背面的一端位于所述隔离结构中。进一步，所述深沟槽的高度范围为1.5μm～2μm。进一步，所述步骤S3之后，所述顶部晶圆的剩余厚度范围为2～3μm。进一步，所述绝缘层的材料包括SiON。进一步，所述半导体材料层的材料包括SiGe。本专利技术实施例二还提供一种半导体器件，包括：顶部晶圆，在所述顶部晶圆的正面形成有若干第一CMOS器件，在每个所述第一CMOS器件上形成有布线层，在所述若干第一CMOS器件以外的所述顶部晶圆的背面的像素区中形成有若干深沟槽，形成于所述深沟槽的侧壁和底部上的高k介电层，以及填充所述深沟槽的半导体材料层；底部晶圆，顶部晶圆的正面和底部晶圆的正面相键合。进一步，在所述顶部晶圆的正面还形成有隔离结构，以隔离相邻的第一CMOS器件。进一步，所述深沟槽的远离所述顶部晶圆的背面的一端位于所述隔离结构中。进一步，所述深沟槽的高度范围为1.5μm～2μm，所述顶部晶圆的厚度范围为2～3μm。进一步，在所述深沟槽的侧壁上、所述高k介电层的下方还形成有绝缘层。进一步，所述绝缘层的材料包括SiON，所述半导体材料层的材料包括SiGe。进一步，所述底部晶圆包括形成于所述底部晶圆正面的若干第二CMOS器件，位于所述底部晶圆正面的若干第二CMOS器件上的层间介电层，以及位于所述层间介电层中的分别与每个第二CMOS器件相连的布线层。进一步，还包括从所述顶部晶圆的背面开始，贯穿所述深沟槽外侧的顶部晶圆和部分所述底部晶圆的开口，所述开口的底部位于所述底部晶圆中的布线层的底部金属层的表面上，在所述开口的侧壁上以及顶部晶圆的背面上形成有金属间氧化物，在部分所述金属间氧化物层上、所述开口的侧壁和底部形成有焊盘。本专利技术实施例三还提供一种电子装置，该电子装置包括前述的半导体器件。综上所述，根据本专利技术的半导体器件的制造方法，在顶部晶圆中的像素区旁增加深沟槽，在深沟槽中填充的绝缘层和半导体材料层共同作为隔离材料来降低光学串扰，而利用深沟槽中填充的高k介电层来降低电串扰，进而提高了背照式(BSI)图像传感器的性能。附图说明本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本专利技术的实施例及其描述，用来解释本专利技术的原理。附图中：图1A-1G示出了本专利技术一实施例中的半导体器件的剖面示意图；图2示出了根据本专利技术一实施例中的半导体器件的制造方法的示意性流程图。具体实施方式在下文的描述中，给出了大量具体的细节以便提供对本专利技术更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本专利技术可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本专利技术发生混淆，对于本领域公知的一些技术特征未进行描述。应当理解的是，本专利技术能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本专利技术的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本专利技术教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件本文档来自技高网...

【技术保护点】
一种半导体器件的制造方法，包括：步骤S1：提供顶部晶圆，在所述顶部晶圆的正面形成有若干第一CMOS器件，在每个所述第一CMOS器件上形成有布线层；步骤S2：提供底部晶圆，将顶部晶圆的正面和底部晶圆的正面进行键合；步骤S3：对所述顶部晶圆的背面进行减薄处理；步骤S4：在所述若干第一CMOS器件以外的所述顶部晶圆的背面的像素区中形成若干深沟槽；步骤S5：在每个所述深沟槽的侧壁和底部上形成高k介电层；步骤S6：在每个所述深沟槽中填充半导体材料层。

【技术特征摘要】
1.一种半导体器件的制造方法，包括：步骤S1：提供顶部晶圆，在所述顶部晶圆的正面形成有若干第一CMOS器件，在每个所述第一CMOS器件上形成有布线层；步骤S2：提供底部晶圆，将顶部晶圆的正面和底部晶圆的正面进行键合；步骤S3：对所述顶部晶圆的背面进行减薄处理；步骤S4：在所述若干第一CMOS器件以外的所述顶部晶圆的背面的像素区中形成若干深沟槽；步骤S5：在每个所述深沟槽的侧壁和底部上形成高k介电层；步骤S6：在每个所述深沟槽中填充半导体材料层。2.根据权利要求1所述的制造方法，其特征在于，在所述步骤S4和步骤S5之间，还包括在每个所述深沟槽的侧壁上形成绝缘层的步骤。3.根据权利要求1所述的制造方法，其特征在于，所述步骤S6包括以下步骤：S61：在所述顶部晶圆的背面上以及所述深沟槽中沉积形成所述半导体材料层；S62：对所述半导体材料层进行平坦化，停止于所述顶部晶圆的背面上。4.根据权利要求1所述的制造方法，其特征在于，所述底部晶圆包括形成于所述底部晶圆正面的若干第二CMOS器件，位于所述底部晶圆正面的若干第二CMOS器件上的层间介电层，以及位于所述层间介电层中的与每个所述第二CMOS器件相连的布线层。5.根据权利要求4所述的制造方法，其特征在于，在所述步骤S6之后还包括以下步骤：从所述顶部晶圆的背面开始，刻蚀所述深沟槽外侧的顶部晶圆和部分所述底部晶圆，直到暴露所述底部晶圆中的布线层的底部金属层为止，以形成开口；在所述开口的侧壁上以及顶部晶圆的背面上形成金属间氧化物；在所述开口中以及部分所述顶部晶圆的背面的所述金属间氧化
\t物上形成焊盘材料层；刻蚀所述开口中的焊盘材料层的中心区域，保留所述开口侧壁和底部上的焊盘材料层，以形成焊盘。6.根据权利要求1所述的制造方法，其特征在于，在所述顶部晶圆的正面还形成有隔离结构，以隔离相邻的所述第一CMOS器件。7.根据权利要求6所述的制造方法，其特征在于，所述深沟槽远离所述顶部晶圆的背面的一端位于所述隔离结构中。8.根据权利要求1所述的制造方法，其特征在于，所述深沟槽的高度范围为1.5μm～2μm。9.根据权利要求1所述的制造...

【专利技术属性】
技术研发人员：伏广才，李志超，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海;31