半导体器件和驱动半导体器件的方法技术

一种半导体器件包括：至少一个第一行选择线；与所述第一行选择线交叉的至少一个列选择线；以及第一熔丝电路，其包括第一熔丝阵列，且适于在加电模式下通过将外部电压用作源电压来输出在所述第一熔丝阵列中编程的第一熔丝信号，其中，所述第一熔丝阵列包括与所述第一行选择线和所述列选择线耦接的至少一个第一熔丝单元。

【技术实现步骤摘要】
相关申请的交叉引用本申请要求2013年12月10日提交的申请号为10-2013-0153173的韩国专利申请的优先权，其全部内容通过引用合并于此。
本专利技术的示例性实施例涉及半导体设计技术，且更具体地涉及具有熔丝电路的半导体器件，以及驱动具有熔丝电路的半导体器件的方法。
技术介绍
通常，半导体器件包括储存用于设置操作环境的各条信息的熔丝电路。例如，在熔丝电路中储存对应于缺陷的冗余信息、针对内部电压的修调信息和模式寄存器设置(MRS)信息等。熔丝电路可以被分类为：物理熔丝电路，其中连接通过激光辐射来控制；以及电熔丝电路，其中，连接通过电信号来控制。因为电熔丝电路与物理熔丝电路不同，电熔丝电路的连接在封装级上是可控的，所以最近电熔丝电路已被广泛使用。图1是图示传统半导体器件100的框图。参见图1，传统半导体器件100包括第一熔丝电路110、内部电压发生电路120和第二熔丝电路130。第一熔丝电路110在加电模式下通过使用外部电压VEXT输出用于修调内部电压的内部电压设置信号SRE_FUSE<0:n>。内部电压发生电路120响应于内部电压设置信号SRE_FUSE<0:n>来产生内部电压VIN。第二熔丝电路130在启动模式下通过使用内部电压VIN来输出修复信号ARE_FUSE<0:m>。加电模式是在传统半导体器件100的初始操作期间供应外部电压VEXT的加电部分，以及在加电部分中外部电压VEXT从接地电压VSS电平升高至预定目标电平。在加电部分中加电信号PWRUP与外部电压VEXT相对应地升高，然后当外部电压VEXT升高至预定目标电平之上时，保持接地电压VSS电平。启动模式是把编程在第二熔丝电路130中的多个熔丝信号顺序读出且当设立了内部电压VIN时正常执行启动操作的部分。可以通过从外部输入的复位信号RESETB来进入启动模式。尽管在附图中未图示，但是可以通过在加电模式完成之后的预定时间使能的内部信号来进入启动模式。图2是在图1中所示的第一熔丝电路110的详细框图。参见图2，第一熔丝电路110包括多个单e-fuse(电熔丝)电路SRE0至SREn和第一感测放大单元SRE_S/A。单e-fuse电路SRE0至SREn通过破裂命令Rupture_CMD来编程，并且产生与单e-fuse电路SRE0至SREn是否被编程相对应的相应第一熔丝信号SRE<0>至SRE<n>。第一感测放大单元SRE_S/A响应于加电信号PWRUP和第一熔丝信号SRE<0>至SRE<n>来产生内部电压设置信号SRE_FUSE<0:n>。单e-fuse电路SRE0至SREn中的每个包括：输入单元INT，用于接收破裂命令Rupture_CMD；驱动单元P，用于响应于经由输入单元INT输入的破裂命令来将外部电压VEXT供应至感测放大节点ND；以及e-fuse，其耦接在感测放大节点ND和低压端VBBF之间。尽管未在附图中图示，但是第一感测放大单元SRE_S/A也包括用于响应于加电信号PWRUP来锁存熔丝信号SRE<0>至SRE<n>的多个锁存单元。图3是在图1中所示的第二熔丝电路130的详细框图。图4A和图4B是描述包括在图3中所示的熔丝阵列中的熔丝单元的操作的详细图示。参见图3，第二熔丝电路130包括熔丝阵列131、行驱动单元133、冗余熔丝阵列135、冗余行驱动单元137和第二感测放大单元139。熔丝阵列131与多个行选择线WL<0>至WL<120>和多个列选择线BL<0>至BL<39>耦接。行驱动单元133激活行选择线WL<0>至WL<120>之中的一个。冗余熔丝阵列135与多个冗余行选择线RWL<0>至RWL<120>和列选择线BL<0>至BL<39>耦接。冗余行驱动单元137激活冗余行选择线RWL<0>至RWL<120>之中的一个。第二感测放大单元139通过感测和放大列选择线BL<0>至BL<39>的多个第二熔丝信号来产生修复信号ARE_FUSE<0:m>。熔丝阵列131包括熔丝单元，熔丝单元形成在行选择线WL<0>至WL<120>和列选择线BL<0>至BL<39>的每个交叉点处。如在图4A中所示，熔丝单元中的每个包括：与行熔丝线WLPG<#>耦接的熔丝F；以及切换单元N，用于基于行选择线WL<#>是否激活来选择性地将熔丝F与列选择线BL<#>耦接。在编程模式下，在编程电压VPG被供应至行熔丝线WLPG<#>且选择电压VWL被供应至行选择线WL<#>，以及接地电压VSS被供应至列选择线BL<#>时，在熔丝F的两端之间出现高电压差，且熔丝F从高电阻状态改变至低电阻状态。例如，在编程模式下，编程电压VPG是5V，而选择电压VWL是2V。图4B示出了熔丝F被编程且被改变至低电阻状态。当熔丝F被编程时，由于在启动模式下读出电压VPG被供应至行熔丝线WLPG<#>，以及选择电压VWL被供应至行选择线WL<#>，所以与读出电压VPG相对应的电流Isa流经列选择线BL<#>。例如，在启动模式下，读出电压VPG是2V，以及选择电压VWL是1V。图3图示了行驱动单元133和熔丝阵列131之间的行选择线WL<0>至WL<120>，以及图4图示了行驱动单元133和熔丝阵列131之间的多个行熔丝线WLPG<0>至WLPG<120>。在图3中所示的冗余熔丝阵列135和冗余行驱动单元137被形成以改善熔丝阵列131和行驱动单元133的操作可靠性，并且与熔丝阵列131和行驱动单元133执行相同的操作，因而省略详细描述。接下来描述具有上述结构的传统半导体器件100的操作。基于在测试模式下设置的系统要求对第一熔丝电路110和第二熔丝电路130执行熔丝编程操作。例如，包括在对应的单e-fuse电路SRE#中的e-fuse E-FUSE基于破裂命令Rupture_CMD在第一熔丝电路110中被编程，并且在对应的行选择线WL<#>和对应的列选择线BL<#>被选中，且经由对应的本文档来自技高网...

【技术保护点】
一种半导体器件，包括：至少一个第一行选择线；与所述第一行选择线交叉的至少一个列选择线；第一熔丝电路，其包括第一熔丝阵列，并且适于在加电模式下通过将外部电压用作源电压输出编程在所述第一熔丝阵列中的第一熔丝信号，其中，所述第一熔丝阵列包括与所述第一行选择线和所述列选择线耦接的至少一个第一熔丝单元；以及第二熔丝电路，其包括第二熔丝阵列，并且适于在启动模式下通过将所述内部电压用作源电压来输出编程在所述第二熔丝阵列中的第二熔丝信号，其中，所述第二熔丝阵列包括与至少一个第二行选择线和所述列选择线耦接的至少一个第二熔丝单元。

【技术特征摘要】
2013.12.10 KR 10-2013-01531731.一种半导体器件，包括：
至少一个第一行选择线；
与所述第一行选择线交叉的至少一个列选择线；
第一熔丝电路，其包括第一熔丝阵列，并且适于在加电模式下通过将外部电压用
作源电压输出编程在所述第一熔丝阵列中的第一熔丝信号，其中，所述第一熔丝阵列包
括与所述第一行选择线和所述列选择线耦接的至少一个第一熔丝单元；以及
第二熔丝电路，其包括第二熔丝阵列，并且适于在启动模式下通过将所述内部电
压用作源电压来输出编程在所述第二熔丝阵列中的第二熔丝信号，其中，所述第二熔丝
阵列包括与至少一个第二行选择线和所述列选择线耦接的至少一个第二熔丝单元。
2.如权利要求1所述的半导体器件，其中，当形成了多个第一行选择线时，多个第
一熔丝单元与所述列选择线耦接，以及在编程模式下，所述第一熔丝单元以所述列选择
线为单位被编程在所述第一熔丝电路中。
3.如权利要求2所述的半导体器件，其中，在所述加电模式下，在所述第一熔丝电
路中基本同时激活所述第一行选择线。
4.如权利要求1所述的半导体器件，还包括：
内部电压发生电路，其适于响应于所述第一熔丝信号在进入所述启动模式之前产
生用于所述启动模式的内部电压。
5.一种半导体器件，包括：
第一熔丝阵列，所述第一熔丝阵列与多个第一行选择线和多个列选择线耦接，并
且适于在启动模式下响应于经由所述第一行选择线供应的第一选择电压来将多个第一熔
丝信号输出至所述列选择线；
第一感测放大单元，其适于通过感测且放大所述第一熔丝信号来产生信息信号；
第一行驱动单元，其适于在所述启动模式下驱动利用对应于内部电压的所述第一
选择电压来驱动所述第一行选择线；
第二熔丝阵列，所述第二熔丝阵列与多个第二行选择线和部分或全部的所述列选
择线耦接，并且适于在所述启动模式之前的加电模式下，响应于经由所述第二行选择线
供应的第二选择电压来将多个第二熔丝信号输出至部分的或全部的所述列选择线；
第二感测放大单元，其适于通过感测且放大所述第二熔丝信号来产生内部电压设
置信号；以及
第...

【专利技术属性】
技术研发人员：金渊郁，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国;KR