一种高速串行存储控制方法及装置制造方法及图纸

本发明专利技术公开了一种高速串行存储控制方法和装置。方法包括步骤：S1，定义写数据包格式和/或读数据包格式；S2,建立多个数据通道的通信链路并使多个数据通道对齐；S3，根据定义的写数据包格式和/或读数据包格式解析数据包；S4,读/写存储器。装置包括至少一路高速串行通道、高速串行接口控制模块、协议处理模块和存储控制模块。本发明专利技术利用协议的转换和存储控制，实现高速串行接口的高吞吐率和静态随机存取存储器的读写迅速的完美结合，而且实现高速串行接口的通道数、静态随机存取存储器的容量的可扩展设计，进而实现大容量、高速、高密度的存储体的构建，还具有接口简单、数据可靠性高的优点。本发明专利技术可广泛应用于各种高速串行存储控制系统。

【技术实现步骤摘要】
【专利摘要】本专利技术公开了一种高速串行存储控制方法和装置。方法包括步骤：S1，定义写数据包格式和/或读数据包格式；S2,建立多个数据通道的通信链路并使多个数据通道对齐；S3，根据定义的写数据包格式和/或读数据包格式解析数据包；S4,读/写存储器。装置包括至少一路高速串行通道、高速串行接口控制模块、协议处理模块和存储控制模块。本专利技术利用协议的转换和存储控制，实现高速串行接口的高吞吐率和静态随机存取存储器的读写迅速的完美结合，而且实现高速串行接口的通道数、静态随机存取存储器的容量的可扩展设计，进而实现大容量、高速、高密度的存储体的构建，还具有接口简单、数据可靠性高的优点。本专利技术可广泛应用于各种高速串行存储控制系统。【专利说明】一种高速串行存储控制方法及装置
本专利技术涉及数据传输及存储领域，尤其涉及一种高速串行存储控制方法，本专利技术还涉及一种高速串行存储控制装置。
技术介绍
存储器一直占据集成电路市场的1/3左右，静态随机存取存储器(SRAM =StaticRandom Access Memory)由于其读写快速和低功耗的优点,在存储器应用市场占据较大份额，特别是对读写时延和功耗要求高的嵌入式领域。但由于其内部结构复杂，占用面积大，不适宜集成大容量的存储应用，即便集成为大容量的SRAM，其对外接口较多，且数据传输的可靠性不高，易受信号走线上的各种干扰。 高速串行接口由于其串行特性、差分信号传输和8B/10B编码，在高速数据传输中应用广泛，如其中的 SATA 3.0 (Serial Advanced Technology Attachment,串行高级技术附件)版本的带宽可达6Gbps，传输速度高达600MB/S，而且数据传输相当可靠，驱动电压较低。 若将高速串行接口经过某种协议转换、存储控制和实现，连接到SRAM上，结合高速串行接口特性和SRAM的高速读写特性，这样的SRAM易扩展成大容量，存储体的接口简单走线方便，数据传输高速且抗干扰性强，本专利技术即基于此。
技术实现思路
为了实现上述目的，本专利技术提供一种可以完美结合高速串行接口的高吞吐率和静态随机存取存储器的读写迅速优点的存储控制方法。 为了实现上述目的，本专利技术提供一种可以完美结合高速串行接口的高吞吐率和静态随机存取存储器的读写迅速优点的存储控制装置。 本专利技术所采用的技术方案是:一种高速串行存储控制方法，其包括步骤:S1，定义写数据包格式和/或读数据包格式；S2，建立多个数据通道的通信链路并使多个数据通道对齐；S3，根据定义的写数据包格式和/或读数据包格式解析数据包；S4，读/写存储器。 优选的，步骤SI中所述写数据包格式包括数据包头和数据包净荷两部分，所述的数据包头包括数据包长、操作地址和操作类型；所述的数据包长指定了所述的数据包净荷传输的数据长度，所述的操作地址用于识别通信链路上连接的存储器，所述的操作类型为写；步骤SI中所述读数据包格式包括数据包头，所述的数据包头包括数据包长、操作地址和操作类型；所述的数据包长为固定值，所述的操作地址用于识别通信链路上连接的存储器，所述的操作类型为读。 优选的，所述步骤S2具体包括子步骤:S21，通信链路双方的发送端都根据自定义协议连续发送第一固定格式的数据包；S22，通信链路双方根据接收到的第一固定格式的数据包判断各数据通道是否对齐；S23，如果各数据通道没有对齐，则继续执行步骤S21，如各数据通道对齐，则通信链路建立完成。 优选的，所述步骤S22具体包括子步骤:S221，各个数据通道的接收端计算接收到的第一固定格式的数据包中的特殊码字个数；S222，当所有数据通道接收到的都是特殊码字时，以特殊码字个数计数最小的数据通道为参考，其他数据通道依次按照特殊码字个数计数的差值进行相应的时延，实现各个数据通道的对齐。 优选的，所述步骤S4具体为:若所述数据包的操作类型为写，则将数据包净荷数据按序写入存储器的操作地址空间内；若所述数据包的操作类型为读，则依序取出存储器操作地址上的数据，组成读数据包格式发送出去。 一种高速串行存储控制装置，其用于实施一种高速串行存储控制方法，其包括:至少一路高速串行通道；高速串行接口控制模块，用于来自接收高速串行通道的数据，转换成并行数据从多路数据通道输出；协议处理模块，用于建立多个数据通道的通信链路，并使多个数据通道对齐，并根据所定义的写数据包格式和/或读数据包格式对写数据包和/或读数据包进行解析；存储控制模块，用于根据数据包解析结果完成对存储器的读写操作。 优选的，所述存储控制模块根据接收的并行数据位宽与存储器位宽的差异，扩展多路串行数据和/或扩展多个存储器，使得并行数据总位宽与存储器总位宽保持一致。 优选的，所述存储器为静态随机存取存储器。 本专利技术的有益效果是:本专利技术一种高速串行存储控制方法利用协议的转换和存储控制，实现高速串行接口的高吞吐率和静态随机存取存储器的读写迅速的完美结合，而且实现高速串行接口的通道数、静态随机存取存储器的容量的可扩展设计，进而实现大容量、高速、高密度的存储体的构建，还具有传输高速、接口简单、数据可靠性高的优点。 本专利技术可广泛应用于各种高速串行存储控制系统。 本专利技术的另一个有益效果是:本专利技术一种高速串行存储控制系统利用协议的转换和存储控制，实现高速串行接口的高吞吐率和静态随机存取存储器的读写迅速的完美结合，而且实现高速串行接口的通道数、静态随机存取存储器的容量的可扩展设计，进而实现大容量、高速、高密度的存储体的构建，还具有传输高速、接口简单、数据可靠性高的优点。 本专利技术可广泛应用于各种高速串行存储控制系统。 【专利附图】【附图说明】 下面结合附图对本专利技术的【具体实施方式】作进一步说明:图1为本专利技术的高速串行存储控制方法一种实施例的流程图；图2为本专利技术的高速串行存储控制装置一种实施例的结构示意图；图3为本专利技术一种实施例的数据包结构图；图4为本专利技术一种实施例的多通道对齐示意图。 【具体实施方式】 需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。 如图1所示，一种高速串行存储控制方法，其包括步骤:S1，定义写数据包格式和/或读数据包格式；S2，建立多个数据通道的通信链路并使多个数据通道对齐；S3，根据定义的写数据包格式和/或读数据包格式解析数据包；S4，读/写存储器。 优选的，步骤SI中所述写数据包格式包括数据包头和数据包净荷两部分，所述的数据包头包括数据包长、操作地址和操作类型；所述的数据包长指定了所述的数据包净荷传输的数据长度，所述的操作地址用于识别通信链路上连接的存储器，所述的操作类型为写；步骤SI中所述读数据包格式包括数据包头，所述的数据包头包括数据包长、操作地址和操作类型；所述的数据包长为固定值，所述的操作地址用于识别通信链路上连接的存储器，所述的操作类型为读。由上述可见，读数据包格式与写数据包格式一致，不同的是没有数据包净荷部分，且数据包长为固定值，操作类型为读。 优选的，所述步骤S2具体包括子步骤:S21，通信链路双方的发送端都根据自定义协议连续发送第一固定格式的数据包；S22，通信链路双方根据接收到的第一固定格式的数据包判断各数据通道是否对本文档来自技高网...

【技术保护点】
一种高速串行存储控制方法，其特征在于，其包括步骤：S1，定义写数据包格式和/或读数据包格式；S2,建立多个数据通道的通信链路并使多个数据通道对齐；S3，根据定义的写数据包格式和/或读数据包格式解析数据包；S4,读/写存储器。

【技术特征摘要】

【专利技术属性】
技术研发人员：何凯，王黎明，王文青，刘建新，
申请(专利权)人：深圳市国微电子有限公司，
类型：发明
国别省市：广东;44