一种基于FPGA的高速串行收发接口及其工作方法技术

本发明专利技术涉及一种基于FPGA的高速串行收发接口及其工作方法。所述接口用于并行数据和串行数据的转换，包括：Custom MAC端、Custom IP端；所述Custom MAC端，用于与所述Custom IP端进行并行数据收发；所述Custom IP端，用于与对端Custom IP端进行串行数据收发；所述Custom IP端与对端Custom IP端通过同轴电缆相互连接。所述高速串行收发接口基于FPGA技术，实现的电路为纯硬件电路；占用硬件空间小；可以实现数据透明传输；通过PHY通道的复用，具备一定的扩展能力；环境适应性强，稳定性高。

【技术实现步骤摘要】

本专利技术涉及接口
，尤其涉及一种基于FPGA的高速串行收发接口及其工作方法。
技术介绍
传统的数据收发接口可分为并行接口和串行接口两种，并行接口传输速度快、单位时间信息量大，但是对硬件资源的需求大；串行接口对硬件资源要求低但速率相对慢。随着科技的发展，人们对信息处理及传输的要求越来越高，如何同时满足资源和速率的要求越来越受到业界重视，各种改进后的串行接口应运而生。目前通用的串行接口主要有USB、SATA、PCI-E、RapidIO、SDI等数据接口，其中；USB3.0是在USB2.0的数据线4线结构(电源，地线，2条数据)的基础上增加了4条线路，用于接收和传输信号，总线带宽高达5.0Gbps全双工，由于增加了4条线路，USB3.0的线缆会更“厚”，同时受限于主板接口、存储介质；SATA3.0总线带宽提升至6Gbps，但需要硬件芯片的支持；PCI-E3.0总线带宽达到了10Gbps，但是PCI-E接口协议庞大、硬件接口占用面积大，有些应用场景不适合，主要用于硬盘及显卡接口；RapidIO2.x标准支持5GHz和6.25GHz的传输速率，但是是基于数据包交换的互连体系结构，配置复杂，主要应用于嵌入式系统内部互连，支持芯片到芯片、板到板间的通讯，主要作为嵌入式设备的背板(Backplane)连接，适用于突发性通信，不适用于长报文、会话式的通信；SDI接口使用同轴电缆传输，硬件结构简洁，SDI接口能通过270Mbps的串行数字分量信号，对于16：9格式图像，能传送360Mbps的信号，但是SDI接口是专为建立数字音视频网络而设计的，使用同步网络技术，而不像计算机网络那样使用握手协议。可见，上述现有串行接口存在着空间、成本、能力、扩展性等要素间的平衡问题以及应用领域的限制问题。因此，需要一种相比其他现有串行接口，成本合适、性能高、硬件占用空间小、对包传输长度没有限制，同时稳定性、扩展性、维护性等方面都更好的数据收发接口。
技术实现思路
鉴于上述的分析，本专利技术旨在提供一种基于FPGA的高速串行收发接口及其工作方法，用以解决现有高速串行接口数据收发接口在空间、成本、能力、扩展性等要素间的平衡问题。本专利技术的目的主要是通过以下技术方案实现的：一种基于FPGA的高速串行收发接口，所述接口用于并行数据和串行数据的转换，包括：CustomMAC端、CustomIP端；其特征在于，所述CustomMAC端，用于与所述CustomIP端进行并行数据收发；所述CustomIP端，用于与对端CustomIP端进行串行数据收发；所述CustomIP端与对端CustomIP端通过同轴电缆相互连接。其中，每根所述同轴电缆作为一个通道；每个CustomIP端收发两个方向各拥有最多32个通道。其中，CustomMAC端包括：收/发缓存区FIFO、IP核初始化及配置电路、空闲码自检电路、失步恢复保护电路、收发并行驱动电路、通道纠码电路、超时保护电路。其中，IP核初始化及配置电路用于：上电对IP核进行复位及初始化操作，对寄存器进行参数配置；初始化前后对信道进行封锁保护。其中，收发并行驱动电路包括发并行驱动电路和收并行驱动电路；发并行驱动电路按照通道并行数据位宽将发缓存FIFO中的数据增加特征字段，然后按使用PHY核提供的并行发送时钟输送到PHY核并行入口内；收并行驱动电路将PHY核并行出口数据以PHY核提供的并行接收时钟为参考送入通道纠码模块，处理后写入收缓存FIFO，供外部提取。其中，CustomIP端包括：PCS物理编码子层、PMA物理媒介适配层。其中，PCS物理编码子层负责8b/10b编码和CRC校验，并集成了负责channel绑定和时钟修正的弹性缓冲。其中，PMA物理媒介适配层对变化后的并行数据进行并串转换，转换为串行数据流。一种基于FPGA的高速串行收发接口的数据发送方法，其特征在于，包括以下步骤：步骤一、CustomMAC端、CustomIP端初始化；步骤二、CustomMAC端从外部接收数据，并行发送给CustomIP端；步骤三、CustomIP端接收并行数据，并转换为串行数据流，通过FPGA收发器发送至对端FPGA收发器。所述CustomIP核初始化进一步包括：1.1、IP核初始化及配置电路上电，对CustomIP核进行复位并初始化；在复位及初始化期间进行信道保护；1.2、CustomIP端初始化后，进行空闲码实时自检及纠正。所述空闲码实时自检及纠正包括：当有数据时，接收数据；当无数据时，进行自检，接收空闲自检码，监测通道空闲状态是否异常；如果通道空闲状态异常则进入重新同步机制进行修复；如果通道空闲状态正常则进一步监测数据传输是否异常；如果数据传输异常则进入数据同步处理机制进行修复；如果数据传输正常则继续数据发送直至完成本次数据接收；完成本次数据接收后再次进行自检，重复上述步骤。所述基于FPGA的高速串行收发接口的数据发送方法的步骤二进一步包括：CustomMAC端通过FPGA内外围逻辑从主机接收数据；收/发缓存区FIFO模块写使能，将从主机接收到的数据的写入收/发缓存区FIFO模块；发并行驱动电路按照通道并行数据位宽对收/发缓存区FIFO模块中的数据增加特征字段，然后按CustomIP端提供的并行发送时钟发送到CustomIP端的并行入口。所述基于FPGA的高速串行收发接口的数据发送方法的步骤三进一步包括：PCS物理编码子层对接收到的并行数据进行8B/10B变换；PMA物理媒介适配层对变化后的并行数据进行并串转换，转换为串行数据流通过同轴电缆发送。一种基于FPGA的高速串行收发接口的数据接收方法，其特征在于，包括以下步骤：步骤一、CustomMAC端、CustomIP端初始化；步骤二、CustomIP端通过FPGA收发器从对端CustomIP端接收串行数据流；将接收到的串行数据流转换为并行数据，并发送给CustomMAC端；步骤三、CustomMAC端从CustomIP端并行接收数据，发送给外部。所述CustomIP核初始化进一步包括：1.1、IP核初始化及配置电路上电，对CustomIP核进行复位并初始化；在复位及初始化期间进行信道保护；1.2、CustomIP端初始化后，进行空闲码实时自检及纠正。所述空闲码实时自检及纠正包括：当有数据时，接收数据；当无数据时，进行自检，接收空闲自检码，监测通道空闲状态是否异常；如果通道空闲状态异常则进入重新同步机制进行修复；如果通道空闲状态正常则进一步监测数据传输是否异常；如果数据传输异常则进入数据同步处理机制进行修复；如果数据传输正常则继续数据发送直至完成本次数据接收；完成本次数据接收后再次进行自检，重复上述步骤。所述基于FPGA的高速串行收发接口的数据接收方法的步骤二进一步包括：通过同轴电缆接收串行数据流；PMA物理媒介适配层进行串并转换；PCS物理编码子层对并行数据进行10B/8B解码；通过PHY核并行出口发送数据；所述基于FPGA的高速串行收发接口的数据接收方法的步骤三进一步包括：收并行驱动输出电路以CustomIP端提供的并行发送时钟为参考从PHY核并行出口接收并行数据；送入通道纠码电路；通道纠码电路对所述并行数据进行处理；解决通道间由于到达时间顺序与本文档来自技高网...

【技术保护点】
一种基于FPGA的高速串行收发接口，所述接口用于并行数据和串行数据的转换，包括：Custom MAC端、Custom IP端；其特征在于，所述Custom MAC端，用于与所述Custom IP端进行并行数据收发；所述Custom IP端，用于与对端Custom IP端进行串行数据收发；所述Custom IP端与对端Custom IP端通过同轴电缆相互连接。

【技术特征摘要】
1.一种基于FPGA的高速串行收发接口，所述接口用于并行数据和串行数据的转换，包括：CustomMAC端、CustomIP端；其特征在于，所述CustomMAC端，用于与所述CustomIP端进行并行数据收发；所述CustomIP端，用于与对端CustomIP端进行串行数据收发；所述CustomIP端与对端CustomIP端通过同轴电缆相互连接。2.根据权利要求1所述的基于FPGA的高速串行收发接口，其特征在于，每根所述同轴电缆作为一个通道；每个CustomIP端收发两个方向各拥有最多32个通道；所述CustomMAC端包括：收/发缓存区FIFO、IP核初始化及配置电路、空闲码自检电路、失步恢复保护电路、收发并行驱动电路、通道纠码电路、超时保护电路；所述CustomIP端包括：PCS物理编码子层、PMA物理媒介适配层。3.根据权利要求2所述的基于FPGA的高速串行收发接口，其特征在于，所述IP核初始化及配置电路用于：上电对IP核进行复位及初始化操作，对寄存器进行参数配置；初始化前后对信道进行封锁保护；所述收发并行驱动电路包括发并行驱动电路和收并行驱动电路；发并行驱动电路按照通道并行数据位宽将发缓存FIFO中的数据增加特征字段，然后按使用PHY核提供的并行发送时钟输送到PHY核并行入口内；收并行驱动电路将PHY核并行出口数据以PHY核提供的并行接收时钟为参考送入通道纠码模块，处理后写入收缓存FIFO，供外部提取。4.根据权利要求2所述的基于FPGA的高速串行收发接口，其特征在于，所述PCS物理编码子层负责8b/10b编码和CRC校验，并集成负责channel绑定和时钟修正的弹性缓冲。5.根据权利要求2所述的基于FPGA的高速串行收发接口，其特征在于，所述PMA物理媒介适配层对变化后的并行数据进行并串转换，转换为串行数据流。6.一种基于FPGA的高速串行收发接口的数据发送方法，其特征在于，包括以下步骤：步骤一、CustomMAC端、CustomIP端初始化；步骤二、CustomMAC端从外部接收数据，并行发送给CustomIP端；步骤三、CustomIP端接收并行数据，并转换为串行数据流，通过FPGA收发器发送至对端FPGA收发器。7.根据权利要求6所述的基于FPGA的高速串行收发接口的数据发送方法，其特征在于，所述CustomIP核初始化进一步包括：1.1、IP核初始化及配置电路上电，对CustomIP核进行复位并初始化；在复位及初始化期间进行信道保护；1.2、CustomIP端初始化后，进行空闲码实时自检及纠正；所述空闲码实时自检及纠正包括：当有数据时，接收数据；当无数据时，进行自检，接收空闲自检码，监测通道空闲状态是否异常；如果通道空闲状态异常则进入重新同步机制进行修复；如...

【专利技术属性】
技术研发人员：马宝顺，李英博，
申请(专利权)人：北京赛博兴安科技有限公司，
类型：发明
国别省市：北京;11