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赛灵思公司专利技术
赛灵思公司共有337项专利
有源接有源可编程器件制造技术
一种示例性集成电路(IC)系统,包括具有安装在其上的可编程集成电路(IC)(101A)和配套IC(103A)的封装衬底(202),其中可编程IC包括可编程结构(404),配套IC包括应用电路(107A)。IC系统还包括封装内系统(SiP...
判决反馈均衡器制造技术
一种装置,包括判决反馈均衡器(图2,206;图4,206),所述判决反馈均衡器被配置成接收基于第一时钟(图3,ADC输出时钟)生成的并行信号(图4,214)。所述判决反馈均衡器包括第一均衡模块(图4,[DFE[0]),其被配置为在第一时...
用于无盖集成电路封装的测试系统技术方案
提供了用于测试集成电路封装的IC封装测试系统,其适用于具有不同裸片高度的IC封装。在一个示例中,IC封装测试系统包括测试夹具基座、插口和测试夹具头。插口被设置在测试夹具基座上,并被配置为接收用于测试的IC封装。测试夹具头可朝向和远离基座...
源同步系统的重新校准技术方案
校准源同步系统的示例方法包括:执行源同步接收器的初始校准以确定初始选通延时和初始数据延时,其中所述源同步接收器用于接收数据信号和选通;设置选通延时电路和数据延时电路,所述选通延时电路延时所述选通以具有所述初始选通延时,所述数据延时电路延...
线性增益码交织的自动增益控制电路制造技术
示例性自动增益控制(AGC)电路(206),包括基电流增益电路(302),其具有响应于AGC码字第一部分位的可编程源极退化电阻(304)。AGC电路还包括可编程电流增益电路(308),其被耦接在基电流增益电路的输入(328)和输出(33...
相位内插器和实施相位内插器的方法技术
本申请描述了用来产生时钟信号的、在集成电路中实施的相位内插器。所述相位内插器包括:被耦接成接收多个时钟信号的多个输入(121);多个晶体管对(330、332、340、342),每个晶体管对具有被耦接到第一输出节点(310)的第一晶体管和...
具有加强件的堆叠的硅封装组件制造技术
公开了一种利用加强件(154、254、454、500、710、810、1110)来改善封装衬底(122)以防止出现离面变形的芯片封装组件(100、200、300、400)和用于制造该芯片封装组件的方法(1400)。在一个示例中,提供了一...
带有安全子系统的可编程IC技术方案
公开了一种可编程IC(102、302),其包括:可编程逻辑子系统(130、330)、处理子系统(110、310)和安全子系统(120、340)。可编程逻辑子系统(130、330)包括:配置成形成用户设计的硬件部分的可编程逻辑电路。处理子...
夹紧装配托架以及用于组装集成电路封装的装置制造方法及图纸
本申请涉及一种用于封装半导体器件的夹紧装配托架,以及用于组装集成电路封装的装置。用于封装半导体器件的夹紧装配托架包括:框架,其具有底面和从所述底面延伸的侧壁,所述底面和所述侧壁限定空腔;以及可压缩构件,其被设置在所述框架的底面上并位于所...
通过专用处理器对片上系统的硬件上电初始化技术方案
在一个示例中,一种片上系统(SoC)包括耦接至POR引脚(135)的硬件上电复位(POR)定序器电路(142)。所述SoC还包括被耦接至所述硬件POR定序器电路的平台管理单元(PMU)(122),所述PMU包括一个或多个中央处理单元(C...
模块化芯片封装组件测试系统技术方案
本实用新型提供了一种模块化芯片封装组件测试系统。在一个示例中,所述测试系统包括设置在外壳中的机器人,其具有一运动范围,可操作以在第一队列台、第二队列台和多个测试台之间传送芯片封装组件。所述系统还包括自动识别和数据捕获(AIDC)设备,其...
用于增加有源电感器工作范围和峰值增益的方法技术
描述了用于电感峰化的差分有源电感器负载(500、510)的方法和装置,其中交叉耦接的电容元件(M3、M4、M7、M8)用于抵消或至少减小晶体管(M1、M2、M5、M6)的栅‑漏电容(Cgd)在有源电感器负载(500、510)中的限制效应...
无中介层的叠式裸片互连制造技术
本公开描述了用于提供具有用于裸片到裸片互连的互连裸片(106)的半导体组件、集成电路(IC)封装(100)、制造方法和用于在集成电路封装中路由信号的方法。在一个实施例中,提供一种半导体组件,所述半导体组件包括第一互连裸片(106),所述...
用于调试电路设计的方法和电路技术
各种示例的实施例被指向用于调试电路设计的电路和方法。根据一个示例的实施例,捕获操作期间由电路设计产生的一组信号的波形数据(104)。为所述一组信号生成数据结构(110),并将信号的波形数据存储在所述数据结构中。识别与所述一组信号相关联的...
用于实现参考电压的产生的集成电路制造技术
本实用新型涉及一种用于实现参考电压的产生的集成电路,所述集成电路包括参考电压电路。所述参考电压电路包括双极结型晶体管(BJT),其被配置为在时钟周期的第一阶段期间接收第一电流以产生第一基极‑发射极结电压,并且在时钟周期的第二阶段期间接收...
交互式多步骤物理合成制造技术
在本发明的一个实施例中,提供了用于对电路设计(102)进行布局和布线的处理器实施方法。为电路设计生成第一个网表。为目标IC上的第一网表(106)执行布局(108)以产生第一布局设计(110)。对第一布局设计执行(112)一组优化。该组优...
可编程逻辑设备的多阶段引导映像加载和配置制造技术
一种包括处理器电路的集成电路(IC)(102),其可通过使用所述集成电路的存储接口电路(104)从非易失性存储器芯片接收第一引导映像来启动。所述第一引导映像在所述集成电路(102)的处理器电路上执行以配置总线接口模块(116),所述总线...
级联查找表(LUT)进位逻辑电路制造技术
在一个示例中,一种用于可编程集成电路(IC)的可配置逻辑元件包括第一查找表(LUT)(302‑0)、第二查找表(302‑1)以及第一和第二级联多路复用器(3220、322‑1),所述第一查找表包括第一输入和第一输出、以及耦接在所述第一输...
低薄层电阻MEOL电阻器的方法与设计技术
集成电路结构(100)包括:半导体衬底(102);在半导体衬底(102)中的浅沟槽隔离(STI)区域(106);形成在所述半导体衬底(102)上的一个或多个有源器件;以及电阻器阵列(138),其具有设置在所述STI区域(106)上方的多...
基于相位内插器的收发系统中的时钟数据恢复(CDR)相位步移方案技术方案
描述的方法和装置用于在时钟和数据恢复(CDR)电路(206)中同步地步进数据相位内插器(PI)代码(306)或交叉PI代码(308)中的至少一个,直到满足一个或多个预设标准。一种示例性方法总体上包括:确定(502)已经满足条件;基于所述...
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