【技术实现步骤摘要】
【国外来华专利技术】相位内插器和实施相位内插器的方法
本申请总的涉及集成电路器件，具体地，涉及相位内插器和实施相位内插器的方法。
技术介绍
数据的传输是集成电路实现的重要的功能。相位内插器(phaseinterpolator)，有时称为混频器(mixer)，是时钟和数据恢复(CDR)电路的关键部件。CDR电路实施可以调节数据采样时钟的控制环，以采样在数据眼的中心处的数据。相位内插器的线性度(linearity)是确定CDR系统性能的关键指标。模拟电流模式逻辑(CML)相位内插器接收差分CML正交时钟，并且以受控的比值将它们混合在一起，以生成具有相对于差分CML正交时钟的受控相位偏移的输出时钟。输出时钟的相位可以覆盖全部360度旋转。相位内插器可被实施成覆盖宽的输入频率范围，例如2GHz和18GHz之间。相位内插器可以使用通常与工作频率相关的、不同的可编程功率设置，其中较高工作频率通常需要较高功率来实现必要带宽(即CML级输出处的增益)。CML相位内插器的传统负载是无源电阻器。然而，在相位内插器中使用无源电阻器负载具有许多缺点。因此，实施具有更大的带宽和更低的功率的相位内插器的电路和方...
【技术保护点】
1.一种用于导出时钟信号的、在集成电路中实施的相位内插器，其特征在于，所述相位内插器包括：被耦接成接收多个时钟信号的多个输入；多个晶体管对，每个晶体管对具有被耦接到第一输出节点的第一晶体管和被耦接到第二输出节点的第二晶体管，其中与所述晶体管对相关联的第一时钟信号被耦接到所述第一晶体管的栅极，以及与所述晶体管对相关联的第一时钟信号的反相信号被耦接到所述第二晶体管的栅极；被耦接到所述第一输出节点的第一有源电感器负载；以及被耦接到所述第二输出节点的第二有源电感器负载，其中所述第一有源电感器负载和所述第二有源电感器负载中的每个都包括负载晶体管和被耦接在所述负载晶体管的栅极与电流节点之间的电阻器。
【技术特征摘要】
【国外来华专利技术】2016.01.28 US 15/009,4621.一种用于导出时钟信号的、在集成电路中实施的相位内插器，其特征在于，所述相位内插器包括：被耦接成接收多个时钟信号的多个输入；多个晶体管对，每个晶体管对具有被耦接到第一输出节点的第一晶体管和被耦接到第二输出节点的第二晶体管，其中与所述晶体管对相关联的第一时钟信号被耦接到所述第一晶体管的栅极，以及与所述晶体管对相关联的第一时钟信号的反相信号被耦接到所述第二晶体管的栅极；被耦接到所述第一输出节点的第一有源电感器负载；以及被耦接到所述第二输出节点的第二有源电感器负载，其中所述第一有源电感器负载和所述第二有源电感器负载中的每个都包括负载晶体管和被耦接在所述负载晶体管的栅极与电流节点之间的电阻器。2.根据权利要求1所述的相位内插器，其特征在于，对于所述第一有源电感器负载和所述第二有源电感器负载中的每个，所述相位内插器都包括被耦接在参考电压与所述负载晶体管的栅极之间的电容器。3.根据权利要求2所述的相位内插器，其特征在于，所述电容器包括可编程电容器，所述可编程电容器能够基于工作频率实现所述相位内插器的线性。4.根据权利要求3所述的相位内插器，其特征在于，对于所述第一有源电感器负载和所述第二有源电感器负载中的每个，所述电阻器是可编程电阻器，并且可选择所述电阻器的值和所述电容器的值以建立所述有源电感器负载的阻抗。5.根据权利要求1-4中的任一项所述的相位内插器，其特征在于，所述相位内插器还包括多个电流阱，其中每个电流阱被耦接到对应的晶体管对，其中所述多个电流阱中的每一个电流阱被耦接成接收对应的控制信号，以使得能够独立控制所述多个电流阱中的电流。6.根据权利要求1-5中的任一项所述的相位内插器，其特征在于，每个晶体管对包括与所述第一晶体管并联耦接的第一电流缩放晶体管和与所述第二晶体管并联耦接的第二电流缩放晶体管。7.根据权利要求6所述的相位内插器，其特征在于，对于所述多个晶体管对中的每个晶体管对，所述相位内插器还包括被配置为控制所述第一晶体管和所述第二晶体管中的每一个晶体管中的电流的第一电流阱，以及被配置为控制所述第一电流缩放晶体管和所述第二电流缩放晶体管中的电流的第二电流阱。8.根据权利要求7所述的相位内插器，其特征在于，所述第一有源电感器负载...
【专利技术属性】
技术研发人员：C·赫恩，P·乌帕德亚雅，K·吉尔里，
申请(专利权)人：赛灵思公司，
类型：发明
国别省市：美国,US
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