一种相位插值器电路及其提升线性度的方法技术

本发明专利技术公开了一种相位插值器电路及其提升线性度的方法，相位插值器电路包括N个相位插值器单元，N≥2；相位插值器单元包括：差分开关管电路、电流控制电路、偏置电流电路，差分开关管电路包括第一开关管和第二开关管；第一开关管与时钟信号输入端、负信号输出端、电流控制电路相连接；第二开关管与时钟信号输入端、正信号输出端、电流控制电路相连接；电流控制电路与控制信号输入端、差分开关管电路、偏置电流电路连接；偏置电流电路与参考信号输入端、电流控制电路、地连接。

A phase interpolator circuit and its method of raising linearity

The invention discloses a phase interpolator circuit and a method of lifting linearity. The phase interpolator circuit consists of N phase interpolator units, and N is more than 2. The phase interpolator unit consists of a differential switch tube circuit, a current control circuit, a bias current circuit, and a differential switch tube electric circuit including the first switch tube and the second switch tube. The first switch tube is connected with the input end of the clock signal, the negative signal output end and the current control circuit; the second switch tube is connected with the input end of the clock signal, the output end of the positive signal and the current control circuit; the current control circuit is connected with the input of the control signal, the differential switch tube circuit, the bias current circuit, and the bias current. The circuit is connected with the reference signal input terminal, the current control circuit and the ground.

【技术实现步骤摘要】
一种相位插值器电路及其提升线性度的方法
本专利技术涉及一种相位插值器电路，尤其涉及一种相位插值器电路及其提升线性度的方法。
技术介绍
相位插值器(PI，PhaseInterpolator)电路在高速数模混合电路(如锁相环(PLL，PhaseLockedLoop)电路、时钟数据恢复(CDR，ClockDataRecovery)电路等)中被广泛应。随着工作速度的不断提高，对相位插值器电路的精度要求也不断提高。普通相位插值器电路输出时钟的相位的积分非线性(INL，IntegralNonlinearity)、差分非线性(DNL，DifferentialNonlinearity)往往会大于1最低有效位(LSB，LeastSignificantBit)，影响相位插值器电路的后级电路的正常工作。如何减小相位插值器电路输出相位的INL和DNL是亟需解决的问题。
技术实现思路
为解决上述技术问题，本专利技术实施例提供了一种相位插值器电路及其提升线性度的方法。本专利技术实施例提供的相位插值器电路，包括N个相位插值器单元，N≥2；所述相位插值器单元包括：差分开关管电路、电流控制电路、偏置电流电路，其中，所述差分开关管电路包括第一开关管和第二开关管；所述第一开关管通过自身的第一端口与时钟信号输入端连接，通过自身的第二端口与负信号输出端相连接，并通过自身的第三端口与所述电流控制电路相连接；所述第二开关管通过自身的第一端口与时钟信号输入端连接，通过自身的第二端口与正信号输出端相连接，并通过自身的第三端口与所述电流控制电路相连接；所述电流控制电路通过自身的第一端口与控制信号输入端连接，通过自身的第二端口与所述差分开关管电路连接，并通过自身的第三端口与所述偏置电流电路连接；所述偏置电流电路通过自身的第一端口与所述参考信号输入端连接，通过自身的第二端口与所述电流控制电路连接，并通过自身的第三端口与地连接。本专利技术实施例中，所述相位插值器单元包括四组差分开关管电路；其中，第一组差分开关管电路中的第一开关管的第一端口与第一时钟信号输入端连接，第二开关管的第一端口与第二时钟信号输入端连接；第二组差分开关管电路中的第一开关管的第一端口与第三时钟信号输入端连接，第二开关管的第一端口与第四时钟信号输入端连接；第三组差分开关管电路中的第一开关管的第一端口与第二时钟信号输入端连接，第二开关管的第一端口与第一时钟信号输入端连接；第四组差分开关管电路中的第一开关管的第一端口与第四时钟信号输入端连接，第二开关管的第一端口与第三时钟信号输入端连接。本专利技术实施例中，所述相位插值器单元包括四组电流控制电路；其中，第一组电流控制电路的第一端口与第一控制信号输入端连接；第二组电流控制电路的第一端口与第二控制信号输入端连接；第三组电流控制电路的第一端口与第三控制信号输入端连接；第四组电流控制电路的第一端口与第四控制信号输入端连接。本专利技术实施例中，所述四组差分开关管电路分别连接的负信号输出端连接在一起，所述四组差分开关管电路分别连接的正信号输出端连接在一起。本专利技术实施例中，所述电流控制电路通过自身的第二端口与所述差分开关管电路连接，具体为：所述电流控制电路通过自身的第二端口分别与所述差分开关管电路中的第一开关管的第三端口和第二开关管的第三端口连接。本专利技术实施例中，所述第一开关管、所述第二开关管、所述电流控制电路、所述偏置电流电路均为N型金属-氧化物-半导体场效应NMOS管。本专利技术实施例中，所述相位插值器电路还包括：第一电阻、第二电阻，其中，所述第一电阻的第一端与电源连接，第二端与所述负信号输出端连接；所述第二电阻的第一端与电源连接，第二端与所述正信号输出端连接。本专利技术实施例提供的相位插值器电路提升线性度的方法，包括：当通过相位插值器电路进行相位调整时，调整不同象限所占的权重，其中，所述相位插值器电路包括N个相位插值器单元，N≥2；通过所述相位插值器电路中的N个相位插值器单元对相位进行调整。本专利技术实施例中，所述相位插值器单元包括：差分开关管电路、电流控制电路、偏置电流电路，其中，所述差分开关管电路包括第一开关管和第二开关管；所述第一开关管通过自身的第一端口与时钟信号输入端连接，通过自身的第二端口与负信号输出端相连接，并通过自身的第三端口与所述电流控制电路相连接；所述第二开关管通过自身的第一端口与时钟信号输入端连接，通过自身的第二端口与正信号输出端相连接，并通过自身的第三端口与所述电流控制电路相连接；所述电流控制电路通过自身的第一端口与控制信号输入端连接，通过自身的第二端口与所述差分开关管电路连接，并通过自身的第三端口与所述偏置电流电路连接；所述偏置电流电路通过自身的第一端口与所述参考信号输入端连接，通过自身的第二端口与所述电流控制电路连接，并通过自身的第三端口与地连接。本专利技术实施例的技术方案中，相位插值器电路包括N个相位插值器单元，N≥2；所述相位插值器单元包括：差分开关管电路、电流控制电路、偏置电流电路，其中，所述差分开关管电路包括第一开关管和第二开关管；所述第一开关管通过自身的第一端口与时钟信号输入端连接，通过自身的第二端口与负信号输出端相连接，并通过自身的第三端口与所述电流控制电路相连接；所述第二开关管通过自身的第一端口与时钟信号输入端连接，通过自身的第二端口与正信号输出端相连接，并通过自身的第三端口与所述电流控制电路相连接；所述电流控制电路通过自身的第一端口与控制信号输入端连接，通过自身的第二端口与所述差分开关管电路连接，并通过自身的第三端口与所述偏置电流电路连接；所述偏置电流电路通过自身的第一端口与所述参考信号输入端连接，通过自身的第二端口与所述电流控制电路连接，并通过自身的第三端口与地连接。采用本专利技术实施例的技术方案，在每次相位跳变的时候，只需要改变并联的独立相位插值器单元的个数。由于独立相位插值器单元寄生小，电流可以快速稳定。每次增加或者减少一个独立相位插值器单元，电流的变化是线性的，对相位的改变是线性的。特别是在发生象限跳变的时候，只是增加或减少并联的独立相位插值器单元的个数，其实和象限内的相位跳变是没有区别的。通过这种方式，大大提高了相位插值器的线性度，保证了输出信号相位的平滑变化。附图说明附图以示例而非限制的方式大体示出了本文中所讨论的各个实施例。图1为传统的相位插值器电路图；图2为本专利技术实施例的相位插值器电路的结构组成示意图；图3为本专利技术实施例的PICELL电路图；图4为本专利技术实施例的PI电路总图；图5为本专利技术实施例的相位插值器电路提升线性度的方法的流程示意图。具体实施方式为了能够更加详尽地了解本专利技术实施例的特点与
技术实现思路
，下面结合附图对本专利技术实施例的实现进行详细阐述，所附附图仅供参考说明之用，并非用来限定本专利技术实施例。普通的相位插值器电路受到电流源的非线性的影响，输出时钟的相位是非线性变化的，相位的INL、DNL往往会大于1LSB。另外，由于受到大的寄生电容的影响，输出信号相位在改变时，电流的变化无法及时响应，导致相位很难平滑变化。这些都会降低相位插值器的性能。为此，本专利技术实施例提出一种相位插值器电路及其提升线性度的方法，极大的减小相位插值器输出相位的INL和DNL，进而提升相位插值器的性能。图1为传统的相位插值器电路图，如图1所示，传统的相位插值器电本文档来自技高网...

【技术保护点】
1.一种相位插值器电路，其特征在于，所述相位插值器电路包括N个相位插值器单元，N≥2；所述相位插值器单元包括：差分开关管电路、电流控制电路、偏置电流电路，其中，所述差分开关管电路包括第一开关管和第二开关管；所述第一开关管通过自身的第一端口与时钟信号输入端连接，通过自身的第二端口与负信号输出端相连接，并通过自身的第三端口与所述电流控制电路相连接；所述第二开关管通过自身的第一端口与时钟信号输入端连接，通过自身的第二端口与正信号输出端相连接，并通过自身的第三端口与所述电流控制电路相连接；所述电流控制电路通过自身的第一端口与控制信号输入端连接，通过自身的第二端口与所述差分开关管电路连接，并通过自身的第三端口与所述偏置电流电路连接；所述偏置电流电路通过自身的第一端口与所述参考信号输入端连接，通过自身的第二端口与所述电流控制电路连接，并通过自身的第三端口与地连接。

【技术特征摘要】
1.一种相位插值器电路，其特征在于，所述相位插值器电路包括N个相位插值器单元，N≥2；所述相位插值器单元包括：差分开关管电路、电流控制电路、偏置电流电路，其中，所述差分开关管电路包括第一开关管和第二开关管；所述第一开关管通过自身的第一端口与时钟信号输入端连接，通过自身的第二端口与负信号输出端相连接，并通过自身的第三端口与所述电流控制电路相连接；所述第二开关管通过自身的第一端口与时钟信号输入端连接，通过自身的第二端口与正信号输出端相连接，并通过自身的第三端口与所述电流控制电路相连接；所述电流控制电路通过自身的第一端口与控制信号输入端连接，通过自身的第二端口与所述差分开关管电路连接，并通过自身的第三端口与所述偏置电流电路连接；所述偏置电流电路通过自身的第一端口与所述参考信号输入端连接，通过自身的第二端口与所述电流控制电路连接，并通过自身的第三端口与地连接。2.根据权利要求1所述的相位插值器电路，其特征在于，所述相位插值器单元包括四组差分开关管电路；其中，第一组差分开关管电路中的第一开关管的第一端口与第一时钟信号输入端连接，第二开关管的第一端口与第二时钟信号输入端连接；第二组差分开关管电路中的第一开关管的第一端口与第三时钟信号输入端连接，第二开关管的第一端口与第四时钟信号输入端连接；第三组差分开关管电路中的第一开关管的第一端口与第二时钟信号输入端连接，第二开关管的第一端口与第一时钟信号输入端连接；第四组差分开关管电路中的第一开关管的第一端口与第四时钟信号输入端连接，第二开关管的第一端口与第三时钟信号输入端连接。3.根据权利要求2所述的相位插值器电路，其特征在于，所述相位插值器单元包括四组电流控制电路；其中，第一组电流控制电路的第一端口与第一控制信号输入端连接；第二组电流控制电路的第一端口与第二控制信号输入端连接；第三组电流控制电路的第一端口与第三控制信号输入端连接；第四组电流控制电路的第一端口与第四控制信号输入端连接。4.根据权利要求2或3所述的相位插值器电路，其特征在于，所述四组差分开关...

【专利技术属性】
技术研发人员：易生涛，
申请(专利权)人：深圳市中兴微电子技术有限公司，
类型：发明
国别省市：广东,44