第一层（2）具有n型导电性。第二层（3）是外延形成在第一层（2）上并具有p型导电性的层。第三层（4）是形成在第二层（3）上并具有n型导电性的层。当施主型杂质的浓度被定义为ND，受主型杂质的浓度被定义为NA，并且在深度方向上从在第一层（2）和第二层（3）之间的界面朝向第一层（2）的位置被定义为D1时，满足1≤ND/NA≤50的D1为1μm或更小。设置栅极沟槽（6），其延伸穿过第三层（4）和第二层（3）以到达第一层（2），栅极绝缘膜（8）覆盖栅极沟槽（6）的侧壁。栅电极（9）嵌入在栅极沟槽（6）中并且在其间插入有栅极绝缘膜（8）。
【技术实现步骤摘要】
【国外来华专利技术】【专利摘要】第一层（2）具有n型导电性。第二层（3）是外延形成在第一层（2）上并具有p型导电性的层。第三层（4）是形成在第二层（3）上并具有n型导电性的层。当施主型杂质的浓度被定义为ND，受主型杂质的浓度被定义为NA，并且在深度方向上从在第一层（2）和第二层（3）之间的界面朝向第一层（2）的位置被定义为D1时，满足1≤ND/NA≤50的D1为1μm或更小。设置栅极沟槽（6），其延伸穿过第三层（4）和第二层（3）以到达第一层（2），栅极绝缘膜（8）覆盖栅极沟槽（6）的侧壁。栅电极（9）嵌入在栅极沟槽（6）中并且在其间插入有栅极绝缘膜（8）。【专利说明】碳化硅半导体器件
本专利技术涉及一种碳化硅半导体器件，更特别地，涉及一种具有栅电极的碳化硅半导体器件。
技术介绍
日本专利特开N0.7-326755 (专利文献I)公开了一种沟槽栅功率MOSFET (金属氧化物半导体场效应晶体管)。在这种MOSFET中，η型外延层和ρ型外延层依次堆叠在η+型单晶SiC衬底上。在ρ型外延层的表面的预定区域中，形成η+源区作为半导体区。而且，在P型外延层的表面的预定位置形成沟槽。这种沟槽延伸穿过η+源区和ρ型外延层以到达η型外延层，具有垂直于P型外延层的表面的侧面，并且具有平行于P型外延层的表面的底面。对于形成η+源区的方法来说，公开了利用掩膜材料在P型外延层上执行的离子注入方法。引证文献列表专利文献PTLl:日本专利特开 N0.7-326755
技术实现思路
技术问题上述公布文本并未陈述η型外延层和ρ型外延层之间的边界的详细形式。通常，当η型外延层和ρ型外延层依次堆叠时，会在η型外延层和ρ型外延层之间的边界附近形成具有彼此混合的施主型杂质和受主型杂质且因此彼此抵消的区域。边界的附近是由于ρη结而将要形成耗尽层的区域。因此，当具有低有效杂质浓度的区域，即可能产生生成电流的区域在这种区域中形成得较厚时，由于生成电流的增加而将使泄漏电流较大。同时，根据上述公布文本，通过将离子注入ρ型外延层的顶部而形成η+源区。因此，在注入之后，由离子注入导致的晶格缺陷会产生在P型外延层的面对η+源区的部分中。换言之，晶格缺陷在P型外延层和η+源区之间的边界附近的耗尽层中增加。这致使耗尽层中的生成电流的增大，这导致较大的泄漏电流。而且，当借助离子注入形成η+源区时，用于其形成的一定量的施主型杂质也会被注入面对η+源区的ρ型外延层的该部分中。借助这种施主型杂质的抵消，受主型杂质的有效密度在P型外延层的面对η+源区的该部分中降低。因此，具有低有效杂质浓度的区域，即可能产生生成电流的区域，在P型外延层和η+源区之间的边界附近形成得较厚。因此，由于生成电流而造成泄漏电流变大。已经提出本专利技术以解决上述问题，并且本专利技术的目的是提供一种具有较小泄漏电流的碳化娃半导体器件。问题的解决手段根据本专利技术一个方面的碳化硅半导体器件包括碳化硅层、栅极绝缘膜以及栅电极。碳化娃层包括第一至第三层。第一层具有η型导电性。第二层外延形成在第一层上并且具有P型导电性。第三层设置在第二层上并且具有η型导电性。ND被定义为表示碳化硅层中的施主型杂质的浓度，并且NA被定义为表示碳化硅层中的受主型杂质的浓度。Dl被定义为表示第一层中在深度方向上离开第一层和第二层之间的界面的位置。满足I ( ND/NA ( 50的Dl在距该界面I μ m以内。碳化硅层设置有延伸穿过第三层和第二层以到达第一层的栅极沟槽。栅极绝缘膜覆盖栅极沟槽的侧壁。栅电极嵌入在栅极沟槽中并且在栅电极和栅极沟槽之间插入有栅极绝缘膜。根据该一个方面中的碳化硅半导体器件，其中满足I ( ND/NA≤50的Dl在I μ m以内。因此，施主型杂质浓度与受主型杂质浓度的比率随在深度方向上距第一和第二层之间的边界进入第一层的深度更深而充分急剧地增大。因此，可以避免具有低有效杂质浓度的区域在第一层的面对第二层的部分中形成得较厚。换言之，可以避免可能产生生成电流的区域形成得较厚。以此方式，可以抑制碳化硅半导体器件中的泄漏电流。根据本专利技术另一方面的碳化硅半导体器件包括碳化硅层、栅极绝缘膜以及栅电极。碳化硅层包括第一至第三层。第一层具有η型导电性。第二层设置在第一层上并且具有P型导电性。第三层外延形成在第二层上并且具有η型导电性。ND被定义为表示碳化硅层中的施主型杂质的浓度，并且NA被定义为表示碳化硅层中的受主型杂质的浓度。D2被定义为表示第二层中在深度方向上离开第二层和第三层之间的界面的位置。满足I ( NA/NDS 100的D2在距该界面Ιμπι以内。碳化硅层设置有延伸穿过第三层和第二层以到达第一层的栅极沟槽。栅极绝缘膜覆盖栅极沟槽的侧壁。栅电极嵌入在栅极沟槽中并且在栅电极和栅极沟槽之间插入有栅极绝缘膜。根据该另一方面中的碳化硅半导体器件，外延形成具有η型导电性的第三层。因此，无需执行用于为第三层提供η型导电性的离子注入。因此，可以避免由离子注入导致的晶格缺陷形成在第二层的面对第三层的部分中。以此方式，在第二和第三层之间的边界附近的耗尽层中限制了由晶格缺陷导致的生成电流。以此方式，可以抑制碳化硅半导体器件中的泄漏电流。而且，其中满足I≤NA/ND≤100的D2在Ιμπι以内。因此，受主型杂质浓度与施主型杂质浓度的比率随在深度方向上距第二和第三层之间的边界进入第二层的深度更深而充分急剧地增大。因此，可以避免具有低有效杂质浓度的区域在第二层的面对第三层的部分中形成得较厚。换言之，可以避免可能产生生成电流的区域形成得较厚。以此方式，可以抑制碳化硅半导体器件中的泄漏电流。根据本专利技术又一方面的碳化硅半导体器件包括碳化硅层、栅极绝缘膜以及栅电极。碳化娃层包括第一至第三层。第一层具有η型导电性。第二层外延形成在第一层上并且具有P型导电性。第三层外延形成在第二层上并且具有η型导电性。ND被定义为表示碳化硅层中的施主型杂质的浓度，并且NA被定义为表示碳化硅层中的受主型杂质的浓度。Dl被定义为表示第一层中在深度方向上离开第一层和第二层之间的界面的位置。满足I ( ND/NA≤50的Dl在距该界面Ιμπι以内。D2被定义为表示第二层中在深度方向上离开第二层和第三层之间的界面的位置。其中满足I ( NA/ND ( 100的D2在距该界面I μ m以内。碳化硅层设置有延伸穿过第三层和第二层以到达第一层的栅极沟槽。栅极绝缘膜覆盖栅极沟槽的侧壁。栅电极嵌入在栅极沟槽中并且在栅电极和栅极沟槽之间插入有栅极绝缘膜。根据该又一方面中的碳化硅半导体器件，外延形成具有η型导电性的第三层。因此，无需执行用于为第三层提供η型导电性的离子注入。因此，可以避免由离子注入导致的晶格缺陷形成在第二层的面对第三层的部分中。以此方式，在第二和第三层之间的边界附近的耗尽层中限制了由晶格缺陷导致的生成电流。以此方式，可以抑制碳化硅半导体器件中的泄漏电流。而且，其中满足I≤ND/NA≤50的Dl在Ιμπι以内。因此，施主型杂质浓度与受主型杂质浓度的比率随在深度方向上距第一和第二层之间的边界进入第一层的深度更深而充分急剧地增大。因此，可以避免具有低有效杂质浓度的区域在第一层的面对第二层的部分中形成得较厚。换言之，可以避免可能产生生成电流的区域形成得较厚。以此方式，可以抑制碳化硅半导体器件中本文档来自技高网...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：和田圭司，增田健良，日吉透，
申请(专利权)人：住友电气工业株式会社，
类型：
国别省市：
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