一种固态存储器单元，其包括：包括反相器和传输门晶体管的第一反相器电路，其具有用于将其反相器与其传输门晶体管之间的第一存储节点耦合到第一位线的输出端，并具有输入端，所述第一反相器电路由一个或更多p沟道金属氧化物半导体晶体管即MOS晶体管和一个或更多n沟道MOS晶体管构成，其中所述p沟道MOS晶体管是用压缩衬垫层构造的，而所述n沟道MOS晶体管是用伸展衬垫层构造的；以及包括反相器和传输门晶体管的第二反相器电路，其具有用于将其反相器与其传输门晶体管之间的第二存储节点耦合到第二位线的输出端，所述第二存储节点耦合到所述反相器的输入端，所述第二反相器电路具有耦合到所述第一反相器电路中的所述第一存储节点的输入端，所述第二反相器电路由一个或更多p沟道MOS晶体管和一个或更多n沟道MOS晶体管构成；其中所述第二反相器电路的所述MOS晶体管中的一个是用具有与所述第一反相器电路中的对应MOS晶体管的应力特性相反的应力特性的衬垫层构造的。
【技术实现步骤摘要】
【国外来华专利技术】【专利摘要】本专利技术公开一种固态存储器，其中每个存储器单元由用双应力衬垫（DSL）技术实现的互补金属氧化物半导体（CMOS）反相器构成。每个存储器单元包括一对交叉耦合的CMOS反相器以及用于将交叉耦合的存储节点耦合到第一和第二位线的相应传输门。通过利用具有与其相应的对照物相反的应力特性的应力衬垫来构建反相器晶体管之一或传输门晶体管，非对称性被包含在每个存储器单元中。例如，可以用压缩氮化物衬垫层（40C）来构造每个存储器单元中的p沟道负载晶体管和n沟道驱动器晶体管之一，而用伸展氮化物衬垫层（40T）来构造另一驱动器晶体管。在另一实施方式中，用压缩氮化物衬垫层（40C）来构造n沟道传输门晶体管之一，而用伸展氮化物衬垫层（40T）来构造另一传输门晶体管。由所产生的非对称特性导致的改进的单元稳定性是以无成本方式实现的。【专利说明】具有双应力衬垫的非对称静态随机存取存储器单元
本专利技术属于固态存储器的领域。所公开的实施例更特别地涉及静态随机存取存储器(SRAM)单元和器件。
技术介绍
目前许多现代电子器件和系统都包含强大的计算能力，用来控制和管理大范围的功能和有用的应用。这些现代器件和系统的计算能力通常是由一个或更多处理器“内核”提供的。这些处理器内核作为数字计算机操作，通常从存储器中获取可执行指令，对从存储器获取的数字数据执行算法和逻辑操作，并且将这些操作的结果存储到存储器中。根据情况执行用于获取和输出由处理器内核处理的数据的其它输入和输出功能。考虑到执行这些现代器件的复杂功能时经常涉及大量的数字数据，目前普遍在这些系统的电子电路中实施重要的固态存储容量。针对这些关心功耗的现代电子系统中的许多固态数据存储要求，静态随机存取存储器(SRAM)已经成为选择的存储器技术。作为本领域的基础，SRAM单元“静态地”存储内容是因为只要向该存储器施加电源，所存储的数据状态就在每个单元中保持锁存，这与“动态” RAM (DRAM)形成对比，在DRAM中，为了保持数据，必须周期性地刷新数据。近年来，半导体技术的进步使得最小器件特征尺寸(例如MOS晶体管栅极)缩小进入到亚微米范围。当应用于存储器阵列时，这种小型化是特别有益的，因为通常整个芯片面积的很大一部分比例是专用于片上存储器的。结果，重要的存储器资源目前经常作为嵌入式存储器被集成到大规模集成电路如微处理器、数字信号处理器和“片上系统”集成电路中。然而，器件尺寸的这种物理尺度变换产生了严重的问题，特别是与嵌入式SRAM以及被实现为“单独的”存储器集成电路器件的SRAM相关。这些问题中的若干个被归因于以这些极小的特征尺寸形成的晶体管的增加的电气特性可变性。这种特性可变性已经被观察到增加单元到单元的读取和写入功能失败的可能性。在接近或处于其电路设计极限的那些存储器中，对器件可变性的敏感程度也相当高。集成电路内的增加的器件可变性和更大数量的存储器单元(以及因此晶体管)的组合呈现一个或更多单元不能如预期被读取或写入的高度可能性。图1a示出常规的SRAM单元的示例。在该示例中，SRAM单元2是常规的6晶体管(6-T)静态存储器单元2，其在该实例中位于存储器阵列的第j行和第k列。SRAM存储器单元2在电源线上的电压Vdda和接地基准电压Vssa之间被偏置。以常规的方式将SRAM存储器单元2构造成一对交叉耦合的CMOS反相器，一个反相器由串联的P沟道负载晶体管3a和η沟道驱动器晶体管4a组成，另一反相器由串联的P沟道负载晶体管3b和η沟道晶体管4b组成；每个反相器中的晶体管的栅极都以常见方式被连接在一起并被连接到另一反相器中的晶体管的公共漏极节点。在该示例中，晶体管3a、4a的公共漏极节点构成存储节点SNT，而晶体管3b、4b的公共漏极节点构成存储节点SNB。η沟道传输门晶体管5a的源极/漏极路径被连接在存储节点SNT和第k列的位线BLTk之间，而η沟道传输门晶体管5b的源极/漏极路径被连接在存储节点SNB和位线BLBk之间。传输门晶体管5a、5b的栅极由单元2所位于的第j行的字线WLj驱动。在操作中，位线BLTk、BLBk通常被预充电到高电压(处于或接近电源电压Vdda)并等于相同的电压。然后，为访问单元2以便进行读取操作，字线WLj被激励，导通传输门晶体管5a、5b并将存储节点SNT、SNB连接到位线BLTk、BLBk。接下来，在位线BLTk、BLBk上产生的差分电压被感测放大器感测并放大。在写操作中，典型的现代SRAM存储器包括写入电路，其根据要写入的数据状态将位线BLTk、BLBk中的一个拉低(S卩，拉到处于或接近接地电压Vssa的电压)。然后，在字线WLj被激励后，低电平位线BLTk或BLBk将拉低其相关联的存储节点SNT、SNB,使被寻址的单元2的交叉耦合反相器锁存在期望的状态。如上所述，器件可变性可以使读取和写入失败，特别是在以亚微米最小特征尺寸晶体管构造的存储器单元中。当写入相反的数据状态而被寻址的SRAM单元没有改变其存储的状态时，写入失败发生。通常，已经观察到这种失败是由于写入电路不能将当前锁存到高电压的存储节点拉低。例如，在试图将低逻辑电平写到图1a的单元2中的存储节点SNT时，如果位线BLTk不能对存储节点SNT充分放电以使反相器跳变，则单元2不会锁存到期望的数据状态。单元失稳和写入失败相反一如果单元太难以改变其状态则发生写入失败，而如果单元太容易改变其状态则发生单元失稳，例如在向同一行中的选定列中的单元写入时，选定行但非选定列中的存储器单元(即“半选定”单元)可能发生单元失稳和写入失败。在写入到同一行中的选定列时，耦合到半选定列的位线的具有足够幅度的噪声可以造成到这些半选定列的数据的错误写入。实际上，这样的写入循环噪声会具有足够的幅度以使得一个或更多半选定单元中的反相器跳变。如上所述，这种失稳的可能性被器件失配和可变性增大。因此，在图1a的常规的SRAM单元如6_T SRAM单元2中，设计者面临着一方面的单元稳定性和另一方面的写入容限之间的权衡。在一般意义上，单元稳定性有利于与负载晶体管3和驱动器晶体管4相比具有相对较弱的驱动的传输门晶体管5a、5b，因为这导致位线和存储节点之间的弱耦合和存储节点SNT、SNB处的锁存状态的相对强驱动。相反地，写入容限有利于与负载晶体管3和驱动器晶体管4相比具有相对较强的驱动的传输门晶体管5a、5b，因为这允许位线和存储节点之间的强耦合，导致存储节点SNT、SNB具有弱电阻以改变状态。因此，常规的6-T SRAM单元2的设计涉及这两种弱点之间的权衡。遗憾的是，因为上述原因，能够获得足够的单元稳定性和足够的写入容限的设计窗口随着器件特征尺寸的持续缩小而变得更小。此外，已经注意到，P沟道MOS晶体管相对于η沟道MOS晶体管的相对驱动能力随着器件特征尺寸的连续缩小而增加，这使设计窗口朝向单元稳定性的倾斜度超过写入容限。一种用于缓和这些日益严格的约束的常规方案在本领域中被称为“写入辅助”。根据该方案，在写循环中施加到SRAM单元的电源偏置(例如，图1a的电源电压Vdda)被减小或者被断开连接从而漂浮/浮接(float)。常规的写入辅助电路包括与阵列的每一列相关联或者在某些情况下与多列相关联的功率开关。在写循环中浮接写本文档来自技高网...
【技术保护点】
一种固态存储器单元，其包括：包括反相器和传输门晶体管的第一反相器电路，其具有用于将其反相器与其传输门晶体管之间的第一存储节点耦合到第一位线的输出端，并具有输入端，所述第一反相器电路由一个或更多p沟道金属氧化物半导体晶体管即MOS晶体管和一个或更多n沟道MOS晶体管构成，其中所述p沟道MOS晶体管是用压缩衬垫层构造的，而所述n沟道MOS晶体管是用伸展衬垫层构造的；以及包括反相器和传输门晶体管的第二反相器电路，其具有用于将其反相器与其传输门晶体管之间的第二存储节点耦合到第二位线的输出端，所述第二存储节点耦合到所述反相器的输入端，所述第二反相器电路具有耦合到所述第一反相器电路中的所述第一存储节点的输入端，所述第二反相器电路由一个或更多p沟道MOS晶体管和一个或更多n沟道MOS晶体管构成；其中所述第二反相器电路的所述MOS晶体管中的一个是用具有与所述第一反相器电路中的对应MOS晶体管的应力特性相反的应力特性的衬垫层构造的。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：S·于，W·K·隆，
申请(专利权)人：德克萨斯仪器股份有限公司，
类型：
国别省市：
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