用于DRAM的中间电路和方法技术

本发明专利技术公开了一种用于隐藏DRAM的刷新冲突的中间电路和方法。中间电路连接在工作于第一时钟CLK1的用户接口和工作于第二时钟CLK2的DRAM之间，并包括：第一控制电路，基于第二时钟产生命令输出使能信号CON，数据读取使能信号DRN和刷新使能信号REFN，其中信号CON具有的第一状态和第二状态的时长的比例等于CLK2/(CLK1-CLK2)，信号REFN与信号CON状态相反，用于DRAM的刷新；命令缓冲器，存储从用户接口接收的存取命令，并响应于信号CON的第一状态将存储的存取命令输出到DRAM；数据缓冲器，响应于信号DRN的第一状态从DRAM读取数据，并将读取的数据输出到所述用户接口。利用本发明专利技术实施例的中间电路和方法，可以隐藏DRAM中的刷新冲突，从而在用户接口处将获得固定的存取延迟。

【技术实现步骤摘要】
用于DRAM的中间电路和方法
本专利技术涉及DRAM，更具体而言，涉及对DRAM的刷新和存取进行控制的装置和方法。
技术介绍
静态随机存取存储器SRAM (Static Random-Access Memory)和动态随机存储器DRAM (Dynamic Random-Access Memory)是当前常用的存储器。SRAM是具有静止存取功能的传统类型的存储器，它具有较高的性能和简单的接口。相对于通常需要六个晶体管来存储一个比特的SRAM，DRAM只需要一个晶体管和一个电容来存储一个比特，因而具有更加简单的结构和更高的存储密度。但是，由于DRAM利用电容内存储的电荷来进行数据存储，而电容需要周期性地充电来防止漏电的发生，因此，DRAM需要刷新电路来定期地对存储基元进行刷新，以确保存储的数据不会丢失。而SRAM则不需要进行刷新。在DRAM刷新过程中，刷新操作的目标存储库(memory bank)必须不同于当前正在进行读/写操作的存储库，也就是，不能够同时对同一存储库执行刷新操作和存取操作。这里，存储库就是在一个时隙中不能够同时进行刷新操作和存取操作的最小单位。现有技术中已经提出了多种算法来尽量地减少刷新冲突。然而，实际上，刷新冲突不可能仅通过刷新策略的优化来完全避免和消除。由于总是不可避免地存在刷新冲突，在DRAM中读取数据的延迟时间并不固定。例如，在一个较为不利的情况下，用户通过一系列存取命令持续地读取同一存储库。为了保持该存储库中数据的完整性，DRAM刷新控制器会发出强制刷新命令，将该命令插入到存取命令序列中。由此，存取命令的序列被中断，对存储库的存取操作需要等待刷新操作完成之后才能继续。也就是说，在出现刷新-存取冲突的情况下，存储库优先进行强制刷新操作，待刷新操作完成之后才继续进行存取操作。由此，数据的存取操作被延后，数据的读出时间被延长。因此，在DRAM中，数据的存取时间并不是固定的。然而，可变的数据存取时间为与DRAM相关的其他部件的设计增加了复杂度，带来了额外的开销。因此，人们希望DRAM能够像SRAM —样具有固定的数据存取时间，同时保留其高密度低能耗的优点。
技术实现思路
鉴于现有技术中存在的问题，提出本专利技术，以在用户接口隐藏DRAM的刷新冲突。为此，根据本专利技术的一个实施例，提供一种用于DRAM的中间电路，连接在用户接口和DRAM之间，所述用户接口以第一时钟传送存取命令，所述DRAM工作于第二时钟并通过刷新控制器进行刷新，其中所述第一时钟的时钟周期CLKl大于第二时钟的时钟周期CLK2，所述中间电路包括:第一控制电路，基于所述第二时钟产生命令输出使能信号CON和刷新使能信号REFN，其中命令输出使能信号CON具有第一状态和第二状态，第一状态和第二状态的时长的比例等于CLK2/(CLK1-CLK2)，所述刷新使能信号REFN与所述命令输出使能信号CON状态相反，并被用于所述刷新控制器；命令缓冲器，配置为存储从用户接口接收的所述存取命令，并在所述命令输出使能信号CON处于第一状态时将存储的存取命令输出到所述DRAM ;数据缓冲器，配置为从所述DRAM读取数据，并将读取的数据输出到所述用户接口。根据本专利技术另一实施例，提供一种用于DRAM的方法，所述用户接口以第一时钟传送存取命令，所述DRAM工作于第二时钟并通过刷新控制器进行刷新，其中所述第一时钟的时钟周期CLKl大于第二时钟的时钟周期CLK2，所述方法包括:基于所述第二时钟产生命令输出使能信号CON和刷新使能信号REFN，其中命令输出使能信号CON具有第一状态和第二状态，第一状态和第二状态的时长的比例等于CLK2/(CLK1-CLK2)，所述刷新使能信号REFN与所述命令输出使能信号状态相反，并被用于所述刷新控制器；存储从用户接口接收的所述存取命令，并在所述命令输出使能信号CON处于第一状态时将存储的存取命令输出到所述DRAM ;从所述DRAM读取数据，并将读取的数据输出到所述用户接口。利用本专利技术实施例的中间电路和方法，可以隐藏DRAM中的刷新冲突，从而在用户接口处将获得固定的存取延迟。【附图说明】以下结合附图描述本专利技术的实施例，图中:图1示出根据本专利技术一个实施例的中间电路的结构图；图2示出根据本专利技术一个实施例的控制电路110的结构；图3示出根据一个实施例的中间电路100的操作时序；图4示出根据另一实施例的中间电路100的操作时序；图5示出根据又一实施例的中间电路100的操作时序；以及图6示出根据本专利技术一个实施例的方法的流程图。【具体实施方式】以下结合DRAM的特点描述本专利技术的实现构思。在现有技术中，DRAM与用户接口相连接，用户通过该用户接口来发出存取命令并接收返回的数据。假设在用户接口处发出存取命令的时间为T0，那么接收到返回的数据的时间可记为ΤΟ+t。如前所述，DRAM中不可避免地存在刷新冲突。在出现刷新冲突时，数据的存取操作被暂停。这使得对于不同的读取操作，t并不是固定的值。本专利技术的专利技术人提出，可以通过设计存取命令和返回数据的传输时机，使得对于任何读取操作，只要CLKl和CLK2是固定的，那么t就是固定的值。也就是说，在用户接口处以同样的延时接收到返回的数据。这就使得刷新冲突得到隐藏。于是，在用户接口处看来，获得了一个具有固定数据存取时间的DRAM。为了获得固定的数据返回时间t，需要参考DRAM的刷新操作的时机来安排存取命令和返回数据的传输时机，以获得DRAM的刷新操作所需要的时长。一般来说，用户接口往往具有与DRAM不同的时钟周期。在典型情况下，用户接口的时钟周期CLKl会大于DRAM的时钟周期CLK2。于是，可以利用CLKl和CLK2的时钟差来安排DRAM的刷新操作。在确定了DRAM的刷新安排的基础上，可以对存取命令和返回数据进行缓存，从而调整其传输时机，最终使得读取的数据以相同的延时t到达用户接口。下面参考附图，结合具体实施例描述以上专利技术构思的实现。图1示出根据本专利技术一个实施例的中间电路的结构图。如图所示，该中间电路总体示出为100。中间电路100连接在用户接口和DRAM之间，其中用户接口工作于第一时钟，DRAM工作于第二时钟，第一时钟的时钟周期CLKl大于第二时钟的时钟周期CLK2。并且，DRAM通过刷新控制器进行刷新。具体地，在与用户接口连接的一侧，中间电路100从用户接口获得第一时钟周期CLKl和以CLKl传送的存取命令，并向用户接口返回读取的数据。在另一侧，中间电路100向DRAM传送存取命令，并从DRAM直接读取数据。此外，中间电路100还向DRAM刷新控制器提供刷新使能信号。接着描述中间电路100的内部结构。如图1所示，中间电路100包括控制电路110，命令缓冲器120和数据缓冲器130。控制电路110用于产生多个控制信号，从而分别控制命令缓冲器120、数据缓冲器130，以及DRAM刷新控制器执行操作的时机。具体地，控制电路110基于CLK2产生命令输出使能信号CON和刷新使能信号REFN，其中命令输出使能信号CON用于控制命令缓冲器120向DRAM转达存取命令的时机，而刷新使能信号REFN用于传送到DRAM刷新控制器，从而控制DRAM的刷新操作的时机。在一个实施例中，控制电路110还产生数据读取使本文档来自技高网...

【技术保护点】
一种用于DRAM的中间电路，连接在用户接口和DRAM之间，所述用户接口以第一时钟传送存取命令，所述DRAM工作于第二时钟并通过刷新控制器进行刷新，其中所述第一时钟的时钟周期CLK1大于第二时钟的时钟周期CLK2，所述中间电路包括：第一控制电路，基于所述第二时钟产生命令输出使能信号CON，和刷新使能信号REFN，其中命令输出使能信号CON具有第一状态和第二状态，第一状态和第二状态的时长的比例等于CLK2/(CLK1?CLK2)，所述刷新使能信号REFN与所述命令输出使能信号CON状态相反，并被用于所述刷新控制器；命令缓冲器，配置为存储从用户接口接收的所述存取命令，并在所述命令输出使能信号CON处于第一状态时将存储的存取命令输出到所述DRAM；数据缓冲器，配置为从所述DRAM读取数据，并将读取的数据输出到所述用户接口。

【技术特征摘要】
1.一种用于DRAM的中间电路，连接在用户接口和DRAM之间，所述用户接口以第一时钟传送存取命令，所述DRAM工作于第二时钟并通过刷新控制器进行刷新，其中所述第一时钟的时钟周期CLKl大于第二时钟的时钟周期CLK2，所述中间电路包括: 第一控制电路，基于所述第二时钟产生命令输出使能信号CON，和刷新使能信号REFN，其中命令输出使能信号CON具有第一状态和第二状态，第一状态和第二状态的时长的比例等于CLK2/(CLK1-CLK2)，所述刷新使能信号REFN与所述命令输出使能信号CON状态相反，并被用于所述刷新控制器； 命令缓冲器，配置为存储从用户接口接收的所述存取命令，并在所述命令输出使能信号CON处于第一状态时将存储的存取命令输出到所述DRAM ； 数据缓冲器，配置为从所述DRAM读取数据，并将读取的数据输出到所述用户接口。2.如权利要求1所述的中间电路，其中所述第一控制电路包括: 计数器，配置为对所述第二时钟进行计数，每当计数值达到预定值，就对计数值进行重置；以及 信号产生器，配置为产生所述命令输出使能信号C0N，并根据所述计数器的计数值设置该命令输出使能信号CON的状态，使得第一状态和第二状态的比例为CLK2/(CLK1-CLK2)。3.如权利要求2所述的中间电路，其中CLKl和CLK2的比例为m:n，其中m和η为自然数，所述计数器配置为从O开始计数，在计数达到m-Ι之后，计数器被重置为O ;所述信号产生器配置为，在计数 器计数为O到η-1时，生成第一状态的信号，在计数器计数为η到m-1时，生成第二状态的信号。4.如权利要求1-3中任一项所述的中间电路，其中所述第一控制电路包括延迟器，配置为将所述命令输出使能信号CON延迟第一延迟的时间，从而获得数据读取使能信号DRN，并且所述数据缓冲器配置为在所述数据读取使能信号DRN处于第一状态时从所述DRAM读取数据。5.如权利要求1所述的中间电路，其中所述命令缓冲器和数据缓冲器通过先入先出FIFO型缓冲器来实现。6.如权利要求1所述的中间电路，还包括第二控制电路，配置为产生命令输入使能信号CIN和数据输出使能信号D0N，其中数据输出使能信号DON相对于命令输入使能信号CIN具有第二延迟，并且其中所述命令缓冲器配置为在所述命令输入使能信号CIN的控制下从用户接口读取存取命令，所述数据缓冲器配置为在所述数据输出使能信号DON的控制下将数据输出到用户接口。7.如权利要求6所述的中间电路，其中，当CLK1/CLK2小于或等于2时，所述第二延迟被设置为大于或等于2CLK1 ;当CLK1/CLK2大于2时，所述第二延迟被设置为大于或等于CLKl。8.如权利要求1所述的中间电路，其中所述第一控制电路还包括调整器，配置为获取所述刷新使能信号REFN，并根据预先设定将所述刷新使能信号REFN中预定比例的第一状态修改为第二状态，以产生修改的刷新使能信号。9.如权利要求1所述的中间电路，其中所述第一时钟和第二时钟来自不同时钟域，所述中...

【专利技术属性】
技术研发人员：胡倩，杨浩，李宇飞，魏巍，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：