一种具有P型辅助埋层的半超结VDMOS制造技术

本发明专利技术涉及半导体技术，具体的说是涉及一种具有P型辅助埋层的半超结VDMOS。本发明专利技术的具有P型辅助埋层的半超结VDMOS，其特征在于，在N型底部辅助层4中设有P型辅助埋层3，所述P型辅助埋层3与N+衬底2的上端面连接。本发明专利技术的有益效果为，有效增大器件的耐压性能，同时不影响其他性能参数。本发明专利技术尤其适用于半超结VDMOS。

【技术实现步骤摘要】
—种具有P型辅助埋层的半超结VDMOS
本专利技术涉及半导体技术，具体的说是涉及一种具有P型辅助埋层的半超结VDM0S。
技术介绍
目前，功率半导体器件的应用领域越来越广，可广泛地应用于DC-DC变换器、DC-AC变换器、继电器、马达驱动等领域。纵向双扩散金属氧化物半导体场效应晶体管(VDMOS)与双极型晶体管相比，具有开关速度快、损耗小、输入阻抗高、驱动功率小、频率特性好、跨导高度线性等优点，因而成为目前应用最为广泛的新型功率器件。如图1所示，从结构上看，传统VDMOS器件用漂移层作电压支持层，其导通电阻主要是漂移层电阻。漂移层的耐压能力由其厚度和掺杂浓度决定。为了降低导通电阻，需要减薄VDMOS的漂移区厚度，或者提高漂移区的掺杂浓度，但这会导致VDMOS耐压的降低，传统的VDMOS的导通电阻随耐压的增长受硅极限的限制:Rm - BV2-5,即导通电阻随着耐压的提高而迅速增加。为了降低导通电阻随耐压增长而增加的速度，陈星弼、Johnny K.0.Sin等人提出了超结结构，如图2所示，这是一种在传统的VDMOS的基础上在漂移区增加交错排列的N型柱和P型柱的结构，N型柱和P型柱需满足电荷平衡，为了降低导通电阻，可以提高N型柱的掺杂浓度，通过P型柱对N型柱内多余载流子进行补偿，临界电场在漂移区内的分布从原来的三角形分布变为矩形分布，在以电场大小为纵轴，以VDMOS纵向距离参数为横坐标的二维笛卡尔坐标系内，所围成的面积大大增加，这意味着采用超结结构，在减小导通电阻的同时还能够提高VDMOS的耐压，解决了传统VDMOS的导通电阻和耐压之间不可调和的矛盾关系，使得VDMOS导通电阻和耐压之间关系由Ron - BV2-5变为Rm - BVl 33，从而打破了硅极限。但是超结VDMOS也有一些缺点，首先，从工艺的角度来说，为了制备VDM0S，需要外延生长和硼离子注入的交替进行，制备超结VDMOS所需的成本与外延生长的次数成正比，如果采用埋沟加外延生长的方法，工艺难度也随着P型柱的深度和宽度的比值的增加而提高，然而，超结VDMOS的导通电阻与深宽比成反比，为了获得较小的导通电阻，需要减小N型柱和P型柱的宽度，这会增加制备过程中的外延次数，从而增加制造成本。从工作机理上讲，在关断过程中，漏极上的一个小电压就会使N型柱和P型柱完全耗尽，使得漂移区中的过剩载流子迅速被抽出，在反向恢复时产生较大的电流峰值，较大的电磁干扰(EMI)噪声和很高的功耗，这限制了超结VDMOS在倒相器和全桥倒相系统中的应用。为了解决超结VDMOS存在的缺点，Saito W.等人提出了半超结构VDM0S，如图3所示，半超结VDMOS是在传统的超结VDMOS的基础上增加了一层N型的底端辅助层，其导通电阻等于N型的底端辅助层部分和超结部分的导通电阻之和。虽然超结的导通电阻和P型柱的深宽比成反比，半超结结构相当于减小了超结部分的深宽比，增大了超结部分的导通电阻，但是在半超结中由于N型的底端辅助层掺杂浓度是按照低压功率VDMOS的漂移层设定的，即N型的底端辅助层的电阻较小，所以，半超结VDMOS与超结VDMOS相比，具有更小的导通电阻。但是半超结VDMOS也有缺点，半超结VDMOS的N型底端辅助层相当于传统VDMOS的漂移区，电场在其中的分布为三角形分布(PT型半超结VDMOS)或者梯形分布(NPT型半超结VDM0S)，N型底端辅助层对于整个器件耐压的贡献较小。本专利技术提出一种具有P型辅助埋层的半超结VDM0S，通过改变N型底端辅助层区的电场分布来加大其对耐压的贡献，增大器件的耐压的同时，基本不影响其他性能参数。
技术实现思路
本专利技术所要解决的，就是针对上述VDMOS器件存在的问题，提出一种具有P型辅助埋层的半超结VDMOS。本专利技术解决上述技术问题所采用的技术方案是:一种具有P型辅助埋层的半超结VDMOS,其元胞结构包括N+衬底2、N型底部辅助层4、P型柱区5和N型外延区6，所述N+衬底2的下端面设有金属化漏极电极I，所述N型底部辅助层4设在N+衬底2的上端面，所述P型柱区5和N型外延区6设在N型底部辅助层4的上端面，其中N型外延区6和P型柱区5交替分布形成超结结构，P型柱区5的上端面设有P型体区7，所述P型体区7与N型外延区6连接，在P型体区7中设有N+源区8，所述P型体区7和N型外延区6的上端面设有栅氧化层9，所述栅氧化层9的上端面设有多晶硅栅电极10，所述多晶硅栅电极10的外围包裹有场氧化层11，所述场氧化层11的外围设有金属化源极电极12，所述金属化源极电极12与P型体区7的上端面连接；其特征在于，所述N型底部辅助层4中设有P型辅助埋层3，所述P型辅助埋层3与N+衬底2的上端面连接。本专利技术总的技术方案，在传统的半超结VDMOS的N型底部辅助层4里增加了 P型辅助埋层3，由于P型辅助埋层3与半超结VDMOS的N+衬底2形成一个新的PN结，这个PN结在耐压的时候会沿着轴线反向耗尽漂移区，在新的PN结处产生一个新的电场峰值，抬高了 N型底部辅助层4与N+衬底2交界处的电场，使得N型底部辅助层4区的电场分布发生改变，则以VDMOS的电场大小为横坐标，纵向距离参数为横坐标的二维笛卡尔坐标系内，电场和横轴所围成的面积增大，从而提高了器件的耐压。具体的，所述P型辅助埋层3的厚度为10?25um。本方案提出来一种优选的P型辅助埋层3的厚度，在该厚度范围内，耐压增加明显。具体的，所述N型底部辅助层4的浓度为2.5el4?4.5el4Cm_3。本专利技术的有益效果为，有效增大器件的耐压性能，同时不影响其他性能参数。【附图说明】图1是传统VDMOS结构示意图图2是传统超结VDMOS结构示意图；图3是传统半超结VDMOS结构示意图；图4是本专利技术的具有P型辅助埋层的半超结VDMOS结构示意图；图5是传统半超结VDMOS与本专利技术的P型辅助埋层的厚度分别为10 μ m，15 μ m，20 μ m, 25 μ m的半超结VDMOS的BV比较图；图6是N型底端辅助层的掺杂浓度分别为2.5el4cnT3，3el4cnT3，3.7el4cnT3，4.5el4cm-3时，击穿电压BV、导通电阻与P型辅助埋层的宽度的关系图；图7是N型底端辅助层的掺杂浓度分别为2.5el4cnT3，3el4cnT3，3.7el4cnT3，4.5el4Cm_3时，击穿电压BV、导通电阻与P型辅助埋层的掺杂浓度的关系图。【具体实施方式】下面结合附图，详细描述本专利技术的技术方案:如图4所示，本专利技术的具有P型辅助埋层的半超结VDM0S，其元胞结构包括N+衬底2、N型底部辅助层4、P型柱区5和N型外延区6，所述N+衬底2的下端面设有金属化漏极电极I，所述N型底部辅助层4设在N+衬底2的上端面，所述P型柱区5和N型外延区6设在N型底部辅助层4的上端面，其中N型外延区6和P型柱区5交替分布形成超结结构，P型柱区5的上端面设有P型体区7，所述P型体区7与N型外延区6连接，在P型体区7中设有N+源区8，所述P型体区7和N型外延区6的上端面设有栅氧化层9，所述栅氧化层9的上端面设有多晶硅栅电极10，所述多晶硅栅电极10的外围包裹有场氧化层11，所述场氧化层11的外围设有金属化源极电极12，所述金属化源极电极12与P型体本文档来自技高网...

【技术保护点】
一种具有P型辅助埋层的半超结VDMOS，其元胞结构包括N+衬底（2）、N型底部辅助层（4）、P型柱区（5）和N型外延区（6），所述N+衬底（2）的下端面设有金属化漏极电极（1），所述N型底部辅助层（4）设在N+衬底（2）的上端面，所述P型柱区（5）和N型外延区（6）设在N型底部辅助层（4）的上端面，其中N型外延区（6）和P型柱区（5）交替分布形成超结结构，P型柱区（5）的上端面设有P型体区（7），所述P型体区（7）与N型外延区（6）连接，在P型体区（7）中设有N+源区（8），所述P型体区（7）和N型外延区（6）的上端面设有栅氧化层（9），所述栅氧化层（9）的上端面设有多晶硅栅电极（10），所述多晶硅栅电极（10）的外围包裹有场氧化层（11），所述场氧化层（11）的外围设有金属化源极电极（12），所述金属化源极电极（12）与P型体区（7）的上端面连接；其特征在于，所述N型底部辅助层（4）中设有P型辅助埋层（3），所述P型辅助埋层（3）与N+衬底（2）的上端面连接。

【技术特征摘要】
1.一种具有P型辅助埋层的半超结VDMOS，其元胞结构包括N+衬底(2)、N型底部辅助层(4)、P型柱区(5)和N型外延区(6)，所述N+衬底(2)的下端面设有金属化漏极电极(1)，所述N型底部辅助层(4)设在N+衬底(2)的上端面，所述P型柱区(5)和N型外延区(6)设在N型底部辅助层(4)的上端面，其中N型外延区(6)和P型柱区(5)交替分布形成超结结构，P型柱区(5)的上端面设有P型体区(7)，所述P型体区(7)与N型外延区(6)连接，在P型体区(7)中设有N+源区(8)，所述P型体区(7)和N型外延区(6)的上端面设有栅氧化层(9)，所述栅氧化层(9)的上端...

【专利技术属性】
技术研发人员：李泽宏，刘永，陈伟中，任敏，张波，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：