多芯片同步系统技术方案

一种多芯片同步系统可包括与至少一个从属级芯片通信耦接的主芯片。主芯片和从属级芯片均可包括数据通路、存储器和以每个时钟周期递增的计数器。主芯片可将其数据通路对准，并在完成对准时可将数据通路缓存到其存储器内，将同步信号传输给从属级芯片，并启动其计数器。主芯片可在计数器达到同步窗口值时释放其存储器。从属级芯片可将其数据通路对准，并在完成对准时可将数据通路缓存到其存储器中。从属级芯片可在从主芯片接收到同步信号时启动其计数器，并在计数器达到同步窗口值时释放其存储器。

【技术实现步骤摘要】
多芯片同步系统
本专利技术总体上涉及同步，更具体地(但并不具有排他性)，涉及多芯片同步系统。
技术介绍
在无线通信装置中，天线接收的模拟信号可由(例如)模数转换器(ADC)转换为数字信号，并且数字信号可提供给数字前端(DFE)芯片。DFE芯片可通过(例如)进行下变频处理、波峰因子减小处理、数字预失真处理等来处理数字信号。在某些情况下，DFE芯片可包括多个数据通路，例如，ADC的输出被多路复用所经过的多个数据通路。DFE芯片可内部对准数据通路，以使得DFE芯片输出的数据流被合适的对准。因此，对于包括仅一个接收天线的无线通信装置，例如，仅接收一个模拟信号的装置，即使在DFE芯片包括多个数据通路的情况下，DFE芯片输出的数据流也可被合适的排列。然而，包括接收多个模拟信号所经由的多个接收天线的无线通信装置(例如，多输入多输出(MMO)无线通信装置)，还可包括多个DFE芯片，例如，装置可包括与每个接收天线对应的至少一个DFE芯片。如上所述，各个DFE芯片均可包括由各个DFE芯片进行内部对准的多个数据通路，以确保各个DFE芯片输出的数据流被合适地对准。然而，并不能确保由每个DFE芯片处理的数字信号互相对准，例如，接收到的对应模拟信号在传输期间会受到不同干扰，因此可能无法对准。由此，虽然每个单个DFE芯片能在内部对准其自身的数据通路，但不能确保跨接所有DFE芯片对准数据通路，这可能需要在MMO无线通信装置中合适地处理接收信号。因此，对于包括多个DFE芯片的MMO无线通信装置，可能需要将DFE芯片互相同步，使得DFE芯片输出的数据流互相对准(align)，例如，相位对准。【附图说明】在所附权利要求中对主题技术的特定特征进行了说明。然而，为了便于说明，在以下附图中阐述了主题技术的多个实施方式。图1示出了可实施多芯片同步系统的示例无线系统。图2示出了包括至少一个数字前端芯片的示例无线系统。图3示出了示例多芯片同步系统。图4不出了不例多芯片同步系统。图5示出了多芯片同步系统的示例处理的流程图。图6示出了多芯片同步系统中的主芯片的示例处理的流程图。图7示出了多芯片同步系统中的从属级芯片的示例处理的流程图。图8示出了示例多帧结构。图9示出了多芯片同步系统中的示例FIFO存储器处理时间线。图10在概念上示出了可实施主题技术的一些实施方式的电子系统。【具体实施方式】下文所述的详细说明意指是本专利技术技术的各种配置的说明，并不意指代表可实践本专利技术技术的唯一配置。附图结合于本文中并构成详细说明的一部分。详细说明包括特定细节，以提供对本专利技术技术的完全理解。然而，对于本领域的技术人员清楚并且显而易见的是，本专利技术技术并不限于本文所述的特定细节，并且本专利技术技术可以在没有这些特定细节的情况下实践。在某些情况下，已知结构和部件以框图形式示出，以避免使本专利技术技术的思想变得模糊。在本专利技术的多芯片同步系统中，多个DFE芯片可例如通过单条双向线路而互连。DFE芯片均可包括多个对准数据通路，每个DFE芯片可包括与每个数据通路对应的先进先出(FIFO)存储器。因此，包括多个数据通路的DFE芯片可包括多个FIFO存储器，例如，一个FIFO存储器与每个数据通路相对应。系统可将其中一个DFE芯片指定为“主”芯片，将其余DFE芯片指定为“从属级”芯片。在一个示例中，主芯片可随机选择。可替代地或附加地，主芯片可由用户预定义，和/或可将主芯片固定。如果主DFE芯片固定，例如，始终指定同一 DFE芯片作为主DFE芯片，则DFE芯片可由单条单向线路或单条双向线路互连。在操作中，DFE芯片均可以以与在单个DFE芯片系统中对准数据通路相同的方式处理和对准其各个数据通路。然而，在每个DFE芯片完成其通路间对准时，例如，DFE芯片生成通路间对准完成信号时，每个DFE芯片(例如)通过保持与FIFO存储器对应的读取指针，开始将数据从每个数据通路缓存到与每个数据通路对应的FIFO存储器中。例如，DFE芯片可通过将数据写入FIFO存储器而将数据缓存到FIFO存储器中，但不从FIFO存储器中读取任何数据。由于DFE芯片处理的数字信号可能没有对准，所以每个DFE芯片可完成其通路间对准，并开始在不同时间将其数据通路缓存在FIFO存储器中。另外，在每个DFE芯片完成其通路间对准时，DFE芯片启动以每个时钟周期增加一的超时计数器。可替代地，可使用其他触发器来启动每个DFE芯片将数据缓存在FIFO存储器中，例如，生成通路间对准完成信号之后每个DFE芯片对特定控制字符进行解码时。一旦被指定为主DFE芯片的DFE芯片完成其通路间对准，例如，主DFE芯片生成通路间对准完成信号时，则主DFE芯片除了将数据缓存在其FIFO存储器内并启动其超时计数器之外，还生成同步信号。例如通过连接DFE芯片的线路将同步信号传输至每个从属级DFE芯片。每个从属级DFE芯片接收同步信号时，每个从属级DFE芯片可启动以每个时钟周期增加一的FIFO释放计数器，并且已经启动其超时计数器的任何从属级DFE芯片可重置其超时计数器。然而，如果任何从属级DFE芯片的超时计数器在从属级DFE芯片从主DFE芯片接收同步信号之前达到超时值，则报告同步错误，并重置所有DFE芯片的所有计数器。主DFE芯片可不需要启动FIFO释放计数器，这是因为主DFE芯片的超时计数器还可起到其FIFO释放计数器的作用。可替代地或附加地，主DFE芯片可在生成同步信号时启动FIFO释放计数器。DFE芯片可继续将数据缓存到FIFO存储器中，并以每个时钟周期增加FIFO释放计数器。DFE芯片均可将在每个DFE芯片之间都相等的同步窗口值(例如，32)存储在每个DFE芯片上的(例如)寄存器中。可替代地或附加地，每个DFE芯片的同步窗口值可以是不同的，以解决DFE芯片之间的信号传输延迟，例如通路延迟，或一般的任何传输延迟。在FIFO释放计数器达到存储的同步窗口值时，每个DFE芯片通过(例如)释放读取指针而基本上同时释放其FIFO存储器，从而使每个DFE芯片的输出同步。然而，如果任何从属级DFE芯片在其FIFO释放计数器达到同步窗口值之前未完成其通路间对准，则报告同步错误，并重置所有DFE芯片的所有计数器。在一个示例中，同步窗口值可等于超时值。图1示出了可实施多芯片同步系统的示例无线系统100。然而，并非所有示出的部件都是必要的，并且某些实施方式可包括图中未示出的额外部件。在不背离本文所述的权利要求的精神或范围的前提下，可对部件的配置和类型进行改变。可设置另外的、不同的或较少的部件。无线系统100包括一个或多个天线102、模拟接收器104、一个或多个模数转换器(ADC)106、一个或多个数字前端(DFE)芯片108和基带处理器112。天线102与模拟接收器104通信耦接，模拟接收器104与ADC106通信耦接，ADC106与DFE108通信耦接，DFE108与基带处理器112通信耦接。在一个示例中，无线系统100可包括每个天线102的专用ADC106和专用DFE108。在操作中，天线102接收的模拟信号由模拟接收器104提供给ADC106。ADC106将模拟信号转换为数字数据流，并可将数据流提供给DFE芯片108。ADC106可在多个数据通路之间对数据进行多路复用，并本文档来自技高网...

【技术保护点】
一种多芯片同步方法，所述方法包括：通过多个芯片中的每一个将所述多个芯片中的每一个的多个数据通路对准，其中，所述多个芯片包括主芯片和多个从属级芯片；在通过所述多个芯片中的每一个芯片完成对准时：所述多个芯片中的每一个将所述多个芯片中的每一个的所述多个数据通路中的每一个缓存到所述多个芯片中的每一个的多个存储器中；并且所述多个芯片中的每一个启动以每个时钟周期递增的第一计数器；在所述多个芯片的所述主芯片完成对准之后，将同步信号从所述多个芯片的所述主芯片传输给所述多个芯片的所述多个从属级芯片；所述多个芯片中的每一个启动以每个时钟周期递增的第二计数器，其中，当所述多个芯片中的所述多个从属级芯片中的每一个接收到所述同步信号时启动所述多个芯片中的所述多个从属级芯片中的每一个的第二计数器，而不管所述多个芯片中的所述多个从属级芯片中的每一个是否完成对准，以及当所述多个芯片中的所述主芯片传输所述同步信号时，启动所述多个芯片中的所述主芯片的第二计数器；并且当所述多个芯片中的每一个的第二计数器达到所述多个芯片中的每一个的同步窗口值时，所述多个芯片中的每一个释放所述多个芯片中的每一个的所述多个存储器。

【技术特征摘要】
2012.06.27 US 13/535,0991.一种多芯片同步方法，所述方法包括: 通过多个芯片中的每一个将所述多个芯片中的每一个的多个数据通路对准，其中，所述多个芯片包括主芯片和多个从属级芯片； 在通过所述多个芯片中的每一个芯片完成对准时: 所述多个芯片中的每一个将所述多个芯片中的每一个的所述多个数据通路中的每一个缓存到所述多个芯片中的每一个的多个存储器中；并且 所述多个芯片中的每一个启动以每个时钟周期递增的第一计数器； 在所述多个芯片的所述主芯片完成对准之后，将同步信号从所述多个芯片的所述主芯片传输给所述多个芯片的所述多个从属级芯片； 所述多个芯片中的每一个启动以每个时钟周期递增的第二计数器，其中，当所述多个芯片中的所述多个从属级芯片中的每一个接收到所述同步信号时启动所述多个芯片中的所述多个从属级芯片中的每一个的第二计数器，而不管所述多个芯片中的所述多个从属级芯片中的每一个是否完成对准，以及当所述多个芯片中的所述主芯片传输所述同步信号时，启动所述多个芯片中的所述主芯片的第二计数器；并且 当所述多个芯片中的每一个的第二计数器达到所述多个芯片中的每一个的同步窗口值时，所述多个芯片中的每一个释放所述多个芯片中的每一个的所述多个存储器。2.根据权利要求1所述的方法，其中，基于所述多个芯片中的每一个生成通路间对准完成信号或基于所述多个芯片中的每一个处理对准字符，确定所述多个芯片中的每一个完成对准。3.根据权利要求1所述的方法，进一步包括: 在从所述多个芯片中的所述主芯片接收同步信号之前所述多个芯片中的所述多个从属级芯片中的任一个的第一计数器达到超时值时，产生错误信号，其中，所述超时值等于所述同步窗口值。4.根据权利要求1所述的方法，进一步包括: 在所述第二计数器达到所述同步窗口值之前所述多个芯片中的所述多个从属级芯片中的任一个未完成对准时，生成错误信号。5.根据权利要求1所述的方法，其中，所述多个芯片中的至少一个芯片的同步窗口值与所述多个芯片中的至少另一个芯片的同步窗口值不同。6.根据权利要求1所述的方法，其中，所述多个芯片中的所述主芯片在所述多个芯片中的所述多个...

【专利技术属性】
技术研发人员：拉维尚卡尔·卡玛耶，
申请(专利权)人：美国博通公司，
类型：发明
国别省市：