计数器、计数方法、AD转换器、固态成像装置和电子装置制造方法及图纸

提供了计数器、计数方法、AD转换器、固态成像装置和电子装置。该计数器配置为在输入时钟的两个沿进行计数以输出对前一计数值和下一计数值的加法值或减法值，包括：锁存所述输入时钟的第一锁存电路；锁存来自所述第一锁存电路的输出的第二锁存电路；保持计数值的第0位的数据的保持部分；以及校正部分，在所述第二锁存电路的输出和所述保持部分的输出的基础上关于计数值的第一位及后续位的数据进行计数校正。

【技术实现步骤摘要】
计数器、计数方法、AD转换器、固态成像装置和电子装置
本公开涉及计数器、计数方法、AD转换器、固态成像装置和电子装置，并且具体地涉及例如每一个都配置以使得减少诸如互补金属氧化物半导体(CMOS)图像传感器等的列计数器的功耗的计数器、计数方法、AD转换器、固态成像装置和电子装置。
技术介绍
作为用于具有成像功能的各种电子装置的成像装置的固态成像装置，已经使用CMOS图像传感器(以下将称为“CIS”)。CIS的主要趋势是列并行输出型，其中，向每一个像素提供浮动扩散(FD)放大器，在像素阵列中以矩阵排列的像素在列方向上以行为单位顺序选择，并且读出浮动扩散放大器的输出。这是因为，由于在每一个像素中提供的FD放大器中难以实现充足的驱动能力，所以降低了数据速率且认为并行处理是有利的。已经提出了用于列并行输出型CIS的各类信号输出电路。作为用来读取CIS的像素信号的方法，存在如下方法:来自诸如光电二极管(以下将称为“PD”)之类的光电转换元件的光电荷输出经由排列在光电二极管附近的MOS开关在稍后的步骤中在电容器中临时采样，然后读取。然而，在此方法中，有关所采样的电容值的具有逆相关的噪声通常被叠加。同样，在像素中，当光电荷传输到电容器时，利用电势梯度进行光电荷的完全传输，并且因此不生成噪声，但是当将电容器的电压电平复位到预定基准值时，叠加噪声。作为用来移除这样噪声的典型方法，存在相关二重采样(CDS)，其中，紧接在进行光电荷的采样之前的复位电平被读出并且存储，在进行采样之后的亮度信号电平接着被读出，并且进行这些电平之间的减法，由此移除噪声。存在用于⑶S的各种方法，并且作为它们中的一个是如下方法:其中，通过比较器将像素信号电压与斜坡(Ramp )信号电压进行比较，通过在比较器的输出反转之前计数时间来进行AD转换，通过上计数进行第一 AD转换，通过下计数进行第二 AD转换，由此以数字方式进行⑶S (参见，例如，日本专利4655500号)。图1是图示包括以数字方式进行上述⑶S的AD转换部分(以下将被称为“ADC”)的CIS的示例配置的框图。CISlO包括像素阵列部分11、行扫描部分12、列扫描部分13、定时控制部分14、对于每一列提供的ADC15、DAC16和数据输出部分17。配置像素阵列部分11以使得每个都包括光电二极管和像素放大器的单位像素111以矩阵排列。提供行扫描部分12、列扫描部分13和定时控制部分14以顺序地读出像素阵列部分11的信号。行扫描部分12控制行地址和行扫描。列扫描部分13控制列地址和列扫描。定时控制部分14生成内部时钟。每一个ADC15是集成ADC，包括比较器(CMP) 151、异步上下计数器(CNT) 152和开关 153。比较器151经由列线Vn (η=0、1、…、n+1)，将通过将由DAC16生成的基准电压的波形改变为步进形式而获得的斜坡波形RAMP和与从相应的单元像素111获得的光电荷对应的模拟信号进行比较。异步上下计数器(以下将仅称为“计数器”)152具有响应于比较器151的输出和时钟CK进行上计数(或下计数)并且保持计数结果(B卩，计数值)的功能。开关153以数据传输线18连接计数器152，并且通过来自列扫描部分13的扫描控制而打开和关闭。在数据传输线18上提供包括与数据传输线18对应的传感电路和减法电路的数据输出部分17。最初将具有作为保持电路的功能的计数器152置于上计数(或下计数)状态以进行复位计数，并且当反转相应的比较器151的输出CompOut时，上计数操作停止并且保持。在此情况下，计数器152的初始值是AD转换的等级中的任意值，即，例如，O。在此复位计数时段，读出单元像素111的复位分量Λ V。之后， 将计数器152置于下计数(或上计数)状态以进行与入射光的量对应的数据计数，并且当反转相应的比较器151的输出CompOut时，保持与比较时段的对应。经由依据来自列扫描部分13和数据传输线18的扫描控制关闭的开关153由数据输出部分17接收在计数器152中保持的计数值作为数字信息。例如通过来自定时控制部分14的起始脉冲STR和主时钟MCK的供应来激活列扫描部分13，以与基于主时钟MCK生成的驱动时钟CLK同步地驱动相应的选择线SEL，并且使得计数器152的锁存数据(所保持的计数值)被读出到数据传输线18。在具有上述配置的CISlO中，在I个水平单元时段(IH)内进行以下处理。即，在IH中，假定从行Hx中的单元像素111到列线Vn (η=0、1、…、n+1)的第一读出是P相读出PR，比较器151中的第一比较是P相比较PC，第二读出是D相读出DR，比较器151中的第二比较是D相比较DC，而在D相处理之后进行的后处理是后D相处理DAP，各种操作在IH内连续进行。由定时控制部分14进行P相读出PR、P相比较PC、D相读出DR、D相比较DC和后D相处理DAP的定时控制。接着，将描述ADC15中的计数器152的具体功能。计数器152具有在保持值的同时从上计数到下计数或者从下计数到上计数地切换计数模式的功能，以及在输入时钟CK的上升沿和下降沿两者进行计数的功能，即以两倍于输入时钟的频率的频率进行计数的功能。同样，计数器152具有从第二计数值B减去第一计数值A以计算减法值B-A的功能。为了实现上述功能，在计数器152的最低有效位(LSB)电路进行特殊处理，并且因而，采用了对于LSB电路的输出部分使用逻辑反转选择器的配置(参见，例如日本专利4853445 号)。图2是图示对于LSB电路的输出使用逻辑反转选择器的计数器152的第一示例配置的电路图。图3是图示当计数器152具有第一示例配置时CISlO的操作波形的示图。在计数器152的第一示例配置中，LSB电路包括锁存输入时钟CK的锁存电路201、分开存储锁存电路201的输出的D型触发电路(FF)202以及依据在D型FF202中存储的数据在下一位的输入时钟的正负反转之间切换的逻辑反转选择器203。LSB电路的后级中的第一位及后续位用作纹波计数器，其包括D型FF207、210和213以通过来自外部的控制反转每一位的输出。图4是图示对于LSB电路的输出使用逻辑反转选择器的计数器152的第二示例配置的电路图。图5是图示当计数器152具有第二示例配置时CISlO的操作波形的示图。在计数器152的第二示例配置中，LSB电路包括锁存输入时钟CK的锁存电路201、分开存储锁存电路201的输出的D型FF202以及依据在D型FF202中存储的数据在下一位的输入时钟的正负反转之间切换的逻辑反转选择器203。LSB电路的后级中的第一位及后续位用作纹波计数器，其包括D型FF221到223和通过来自外部的控制反转每一位的输出的逻辑反转选择器224到229。
技术实现思路
如上所述，在计数器152的第一和第二示例配置的每一个中，对于LSB电路的输出部分使用逻辑反转选择器203。在计数的时候，逻辑反转选择器203与高速输入时钟CK同步地进行高速操作，并且因此，消耗大量电流。如上所述，对于像素阵列部分11的每一行提供计数器152，并且因而，提供与像素阵列部分11中的行的数量相同的数量的逻辑反转选择器203，每一逻辑反转选择器203都包括在相应的计数器152中。因本文档来自技高网...

【技术保护点】
一种计数器，配置为在输入时钟的两个沿进行计数以输出前一计数值和下一计数值的加法值或减法值，包括：第一锁存电路，锁存所述输入时钟；第二锁存电路，锁存来自所述第一锁存电路的输出；保持部分，保持计数值的第0位的数据；以及校正部分，在所述第二锁存电路的输出和所述保持部分的输出的基础上关于所述计数值的第一位及后续位的数据进行计数校正。

【技术特征摘要】
2012.06.20 JP 2012-1386041.一种计数器，配置为在输入时钟的两个沿进行计数以输出前一计数值和下一计数值的加法值或减法值，包括: 第一锁存电路，锁存所述输入时钟； 第二锁存电路，锁存来自所述第一锁存电路的输出； 保持部分，保持计数值的第O位的数据；以及 校正部分，在所述第二锁存电路的输出和所述保持部分的输出的基础上关于所述计数值的第一位及后续位的数据进行计数校正。2.根据权利要求1所述的计数器， 其中，当在作为所述第二锁存电路的输出的下一计数值的时钟锁存数据和作为所述保持部分的输出的前一计数值的第O位的数据的基础上确定要关于所述计数值的第一位及后续位的数据进行计数校正时，所述校正部分通过在将所述第一锁存电路置于导通状态的状态下将脉冲给予输入时钟，来关于所述计数值的第一位及后续位的数据进行计数校正。3.根据权利要求1所述的计数器，进一步包括: 生成部分，在作为所述第二锁存电路的输出的下一计数值的时钟锁存数据和作为所述 保持部分的输出的前一计数值的第O位的数据的基础上生成所述下一计数值的第O位的数据。4.根据权利要求3所述的计数器， 其中，所述生成部分生成作为所述第二锁存电路的输出的下一计数值的时钟锁存数据和作为所述保持部分的输出的前一计数值的第O位的数据的异或，作为所述下一计数值的第O位的数据。5.一种由计数器进行的计数方法，所述计数器包括锁存所述输入时钟的第一锁存电路、锁存来自所述第一锁存电路的输出的第二锁存电路、保持所述计数值的第O位的数据的保持部分，并且所述计数器在输入时钟的两个沿进行计数以输出前一计数值和下一计数值的加法值或减法值，所述方法包括: 在所述第二锁存电路的输出和所述保持部分的输出的基础上关于计数值的第一位及后续位的数据进行计数校正。6.一种AD转换器，包括: 比较部分，将信号电平与阈值进行比较；和 计数器，在直到...

【专利技术属性】
技术研发人员：久松康秋，
申请(专利权)人：索尼公司，
类型：发明
国别省市：