列A/D转换器、列A/D转换方法、固态成像元件和相机系统技术方案

在此描述了具有模数转换器的固态成像器件以及模数转换方法。固态成像器件的示例包括列处理部分，其包括低级位锁存部分。低级位锁存部分接收来自比较器的比较器输出以及来自计数器的计数输出，并且低级位锁存部分锁存计数值。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及能够应用于CMOS图像传感器等的固态成像元件等的列A/D转换器，列A/D转换方法，固态成像元件和相机系统。
技术介绍
提出了 CMOS图像传感器，其具有作为二维排列的多个像素提供的像素阵列部分，顺序地读出对于每一个像素列从像素阵列部分的每一个像素读取的像素信号，关于每一个列信号执行CDS处理等，并转换和输出图像信号。列并行输出型CMOS图像传感器是主流，其具有对于每 一个像素含有浮置扩散(FD)层的FD放大器，并且其中通过从像素阵列之中选择一行来执行其输出，并在列方向中同时读出所选择的行。这是因为，由于在像素中排列的FD放大器中难以获得充分的驱动性能从而需要降低数据速率，所以并行处理是有利的。关于列并行输出型CMOS图像传感器的像素信号读出(输出)电路，事实上，提出了各种版本。最先进的一种版本是对于每一列提供模数转换器(以下简称为ADC)，并且将像素信号作为数字信号输出的类型。例如，安装有这种列并行型ADC的CMOS图像传感器由JP-A-2005-278135和W.Yang 等人，“An Integrated 800x600 CMOS ImageSystemISSC Digest of TechnicalPapers, pp. 304-305,1999 年 2 月公开。图I是图示安装有列并行ADC的固态成像元件(CMOS图像传感器)的配置示例的框图。如图I所示，固态成像元件I具有像素部分2、垂直扫描电路3、水平传输扫描电路4和由一组ADC形成的列处理电路组5。另外，固态成像元件I具有数模转换器(以下简称为DAC)6和放大器电路(S/A)7。像素部分2由单元像素21构成，其包括以矩阵形状(列-行形状)排列的光电二极管(光电转换元件)和内像素放大器。在列处理电路组5中，对于每一列形成ADC的多个列处理电路51是列并行的。每一个列处理电路51具有比较器51-1，其将基准信号RAMP (Vslop)(其为将使用DAC6产生的基准信号改变为阶梯形的斜坡波形)与经由垂直信号线从每一行像素获得的模拟信号进行比较。此外，每一个列处理电路51计数比较器51-1的比较时间，并具有保持计数结果的计数锁存器51-2。列处理电路51具有η位数字信号转换功能，并且对于每一垂直信号线(列线)8-1到8-η排列以便构成列并行ADC块。每一个存储器51-2的输出例如连接到具有k位宽度的水平传输线9。另外，与水平传输线9对应地排列k个放大器电路7。图2是图示图I的电路的时序图的图。在每一个列处理电路(ADC)51中，由对于每一列排列的比较器51-1将从垂直信号线8读出的模拟信号(电位Vsl)与改变为阶梯形的基准信号RAMP (Vslop)进行比较。此时，模拟电位Vsl和基准信号RAMP(Vslop)的电平交叉，并且由计数锁存器51-2使用标准时钟CK执行计数，直到比较器51-1的输出反转为止。据此，垂直信号线8的电位(模拟信号)Vsl转换为数字信号(AD转换)。此时，计数器配置为递减位纹波计数器(downbit ripple counter)。对于一次读出执行两次AD转换。 在第一次，单元像素21的复位电平(P相)读出到垂直信号线8 (-1到-η)并执行AD转换。在每一个像素的复位电平P相中包括变化。在第二次，将由每一个单元像素21光电转换的信号读出(D相)到垂直信号线8(_1到-η )，并执行AD转换。由于在每一个像素的D相中也存在变化，因此通过执行(D相电平-P相电平)，可以实现相关二重采样(⑶S)。转换为数字信号的信号记录在计数锁存器51-2中，依次通过水平(列)传输扫描电路4经由水平传输线9依次读出到放大器电路7，并最终输出。以这种方式，执行列并行输出处理。如上所述，在执行总体列并行读出的电压斜坡方法的固态成像元件中，将决定AD分辨率的标准时钟CK输入到对于所有列线排列的纹波计数器，并且对于每一列执行计数操作。结果，如果时钟频率增大并且水平列数变大，则每一列的计数器所消耗的功率增大，并且如果产品特性恶化，则同时存在诸如由于IR降等引起的操作余量(operationmargin)下降之类的负面效果。另外，由于关于标准时钟线的大负荷，随着标准时钟变得更快，时钟占空比(clockduty)的恶化变得更大，并且存在对于AD分辨率的限制。期望提供能够显著地降低功耗的列A/D转换器、列A/D转换方法、固态成像元件和相机系统。
技术实现思路
在此描述具有模数转换器的固态成像器件以及模数转换方法。固态成像器件的示例包括列处理部分，其包含低级位锁存部分。低级位锁存部分接收来自比较器的比较器输出以及来自计数器的计数输出，并且低级位锁存部分锁存计数值。固态成像器件的另一个示例包括计数器和多个列处理部分。每一个列处理部分包括比较器和低级位锁存部分。并且在每一个列处理部分内，低级位锁存部分接收来自比较器的比较器输出以及来自计数器的计数输出，并且低级位锁存部分锁存计数值。模数转换方法的示例包括将比较器输出输出到低级位锁存部分，将计数输出输出到低级位锁存部分，并且以低级位锁存部分来锁存计数值。模数转换方法的另一示例包括将比较器输出输出到多个低级位锁存部分，将计数输出输出到低级位锁存部分，并且以低级位锁存部分锁存计数值。附图说明图I是图示安装有列并行ADC的固态成像元件(CMOS图像传感器)的配置示例的框图。图2是图示图I的电路的时序图的图。图3是图示根据本专利技术的实施例的安装有列并行ADC的固态成像元件(CMOS图像传感器)的配置示例的框图。图4是更详细地图示图3中所示的安装有列并行ADC的固态成像元件(CMOS图像 传感器)的ADC组的框图。图5是图示根据实施例的由四个晶体管配置的CMOS图像传感器的像素的示例的图。图6是图示根据实施例的A/D转换器的基本配置示例的第一图。图7是图示根据实施例的A/D转换器的基本配置示例的第二图。图8是图示根据实施例的格雷码计数器、低级位锁存部分和高级位纹波计数器的输出的基本排列关系的图。图9是图示根据实施例的低级位锁存部分中锁存的格雷码和高级位纹波计数器的每一个计数器输出的示例的图。图10是用于描述根据实施例的延迟VCO驱动的图，该延迟VCO驱动是用于在低级位锁存部分中的锁存处理的优选驱动方法。图11是图示根据实施例的高级侧纹波计数器的具体配置示例的电路示意图。图12是用于描述当在图11的纹波计数器的P相和D相之间改变时的数据反转功能的图。图13是图示作为示例的、在四个纹波计数器级联连接的情况下包括输出数据的状态转变的时序图的图。图14是示意性地图示根据实施例的后级信号处理电路的⑶S计算处理的图。图15是图示根据实施例的格雷码和二进制数据的CDS计算处理的具体示例的图。图16是图示执行各列中的低级位锁存电路的锁存数据的计算处理并执行CDS处理的⑶S处理部分的配置示例的电路示意图。图17是图示在当不提供位不一致性防止电路时的情况下的时序图和配置的图。图18是图示在当提供位不一致性防止电路时的情况下的时序图和配置的图。图19是用于描述根据实施例的进位掩蔽信号的波形图。图20是图示包括进位掩蔽信号产生电路和位不一致性防止电路的列处理部分的配置示例的图。图21是图示数据锁存定时调节电路的配置示例的图。图22是本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】2010.04.30 JP 2010-1057951.一种固态成像器件，包括 列处理部分，包括低级位锁存部分，其中 所述低级位锁存部分接收来自比较器的比较器输出和来自计数器的计数输出，并且所述低级位锁存部分锁存计数值。2.根据权利要求I所述的固态成像器件，其中 所述计数器配置为输出计数输出，以使得计数输出仅转变一位。3.根据权利要求2所述的固态成像器件，其中 所述计数器是格雷码计数器。4.根据权利要求3所述的固态成像器件，其中 所述低级位锁存部分包括多个低级位锁存电路。5.根据权利要求4所述的固态成像器件，其中 所述列处理部分进一步包括高级位计数部分，并且 所述高级位计数部分接收距离所述低级位锁存部分的高级侧最远的低级位锁存电路之一的锁存输出，并且所述高级位计数部分执行计数操作。6.根据权利要求4所述的固态成像器件，其中 所述格雷码计数器输出多个格雷码计数，并且 每一个所述低级位锁存电路接收至少一个格雷码计数。7.根据权利要求5所述的固态成像器件，其中 所述比较器将基准信号与模拟信号进行比较，所述模拟信号从像素部分输出。8.根据权利要求7所述的固态成像器件，其中 所述比较器输出为高直到基准信号和模拟信号匹配为止，并且当基准信号和模拟信号匹配时，所述比较器输出为低。9.根据权利要求I所述的固态成像器件，其中 所述比较器输出从高到低的转变触发所述低级位锁存部分的计数输出的锁存操作。10.根据权利要求I所述的固态成像器件，进一步包括 相关二重采样处理部分，执行所述低级位锁存部分的锁存数据的相关二重采样处理。11.一种固态成像器件，包括 计数器；以及 多个列处理部分，每一个列处理部分包括比较器和低级位锁存部分，其中在每一个列处理部分内，所述低级位锁存部分接收来自比较器的比较器输出和来自计数器的计数输出，并且所述低级位锁存部分锁存计数值。12.根据权利要求11所述的固态成像器件，其中 所述计数器配置为输出计数输出，以使得计数输出仅转变一位。13.根据权利要求12所述的固态成像器件，其中 所述计数器是格雷码计数器。14.根据权利要求13所述的固态成像器件，其中 所述低级位锁存部分包括多个低级位锁存电路。15.根据权利要求14所述的固态成像器件，其中 每一个所述列处理部分进一步包括高级位计数部分，并且在每一个列处理部分中，所述高级位计数部分接收来自距离所述低级位锁存部分的高级侧最远的低级位锁存电路之一的锁存输出，并且所述高级位计数部分执行计数操作。16.根据权利要求14所述的固态成像器件，其中 所述格雷码计数器输出多个格雷码计数，并且 每一个所述低级位锁存电路接收至少一个格雷码计数。17.根据权利要求15所述的固态成像器件，其中 所述比较器将基准信号与模拟信号进行比较，所述模拟信号从像素部分输出。18.根据权利要求17所述的固态成像器件，其中 在每一个列处理部分内，所述比较器输出为高直到基准信号和模拟信号匹配为止，并且当基准信号和模拟信号匹配时，所述比较器输出为低。19.根据权利要求11所述的固态成像器件，其中 在每一个列处理部分内，所述比较器输出从高到低的转变触发所述低级位锁存部分的计数输出的锁存操作。20.根据权利要求11所述的固态成像器件，其中 每一个所述列处理部分进一步包括相关二重采样处理部分，并且在每一个列处理部分内，所述相关二重采样处理部分执行所述...

【专利技术属性】
技术研发人员：岩城宏行，
申请(专利权)人：索尼公司，
类型：
国别省市：