基于带隙基准的减小失调电压的运放电路结构制造技术

本发明专利技术涉及一种基于带隙基准的运放电路，整体电路是带米勒补偿的二级运放结构。此运放采用两种办法来减小失调电压，一是输入对管采用工作在亚阈值的NMOS管，二是电流镜负载采用过驱动电压较大的共源共栅PMOS管。为弥补一级电路在增益上的损失，二级电路的米勒补偿电阻采用PMOS管增大了等效阻值，米勒电容也是PMOS管以减小占用面积。此外尾电流使用对管反馈形式稳定一级共模输出电压，共源输出管增加一个PMOS的反馈管以稳定二级输出偏置电压。本运放结构优点是无需额外增加复杂电路来消除失调，而是利用运放本身管子工作的过驱动电压大小来从根本上减小失调电压。同时用多种手段保持运放的增益和稳定性不受太大影响。

【技术实现步骤摘要】
【专利摘要】本专利技术涉及一种基于带隙基准的运放电路，整体电路是带米勒补偿的二级运放结构。此运放采用两种办法来减小失调电压，一是输入对管采用工作在亚阈值的NMOS管，二是电流镜负载采用过驱动电压较大的共源共栅PMOS管。为弥补一级电路在增益上的损失，二级电路的米勒补偿电阻采用PMOS管增大了等效阻值，米勒电容也是PMOS管以减小占用面积。此外尾电流使用对管反馈形式稳定一级共模输出电压，共源输出管增加一个PMOS的反馈管以稳定二级输出偏置电压。本运放结构优点是无需额外增加复杂电路来消除失调，而是利用运放本身管子工作的过驱动电压大小来从根本上减小失调电压。同时用多种手段保持运放的增益和稳定性不受太大影响。【专利说明】基于带隙基准的减小失调电压的运放电路结构
本专利技术涉及一种带隙基准电路中使用的运算放大器结构，具体是一种基于带隙基准的减小失调电压的运放电路结构，属于集成电路领域。
技术介绍
带隙基准电路作为数据转换电路和存储器电路的关键部分之一，对输出基准的精度要求越来越高，各种曲率补偿和高阶补偿层出不穷。而事实上造成基准精度差的最大原因来自运放的参数指标是否足够好。当然还有不少运放采用前置斩波电路或者相关双采样电路等方式来达到更好的基本消除失调的效果。但是很明显的问题是，这些手段不但增加了电路设计的复杂度，而且必须用到数字电路的控制信号。如果是用在纯模拟电路的领域，就不太适用了。所以怎样从运放本身来找到消除或者减小失调的合理设计是个需要得到更多关注的问题。
技术实现思路
本专利技术的目的是克服现有技术中存在的不足，提供一种基于带隙基准的减小失调电压的运放电路结构，从运算放大器本身找到减小失调电压的合理设计。按照本专利技术提供的技术方案，所述基于带隙基准的减小失调电压的运放电路结构包括:由PMOS管P5、PMOS管P6、PMOS管P7、PMOS管P8构成的电流镜，PMOS管P5和PMOS管P6共栅极，并接第一偏置电压，PMOS管P7和PMOS管P8共栅极，并接第二偏置电压，PMOS管P5漏极接PMOS管P7源极，PMOS管P6漏极接PMOS管P8源极，PMOS管P7漏极接NMOS管NI漏极和NMOS管N3栅极，PMOS管P8漏极接NMOS管N2漏极、NMOS管N4栅极、PMOS管PlO栅极、PMOS管P9漏极、PMOS管P9源极、NMOS管N13栅极，PMOS管PlO源极漏极相连并连接PMOS管P9栅极、NMOS管N13漏极、PMOS管Pll漏极、PMOS管Pll栅极并作为运放的输出，PMOS管Pll源极接PMOS管P12漏极，PMOS管P12栅极接所述第一偏置电压，NMOS管NI源极接NMOS管N3漏极，NMOS管N2源极接NMOS管N4漏极；所述PMOS管P5源极、PMOS管P6源极、PMOS管P12源极均接电源，NMOS管N3源极、NMOS管N4源极、NMOS管N13源极均接地；N2栅极为正相输入端，NI栅极为反相输入端。所述NMOS管NI和NMOS管N2为工作在亚阈值区的NMOS输入对管，用于减小过驱动电压从而减小失调。所述由PMOS管P5、PMOS管P6、PMOS管P7、PMOS管P8构成的电流镜中，四个管子都工作在饱和区，且过驱动电压设计到400mV飞OOmV，同样用于减小失调。所述NMOS管N3、NMOS管N4构成的尾电流管工作在饱和状态，而且与输入对管NMOS管NI和NMOS管N2共同形成的结构不但确保NMOS管NI和NMOS管N2工作在亚阈值区，还起到建立共模负反馈的作用。所述PMOS管P9、PMOS管PlO构成米勒补偿结构。本专利技术的优点是:明显减小了运放失调电压，简化了共模反馈电路，减小了无源元件占用的面积。特别适于在带隙基准源中应用，而且是先进工艺的低电源电压情形下。用PMOS对管构成的米勒补偿结构有效替代了传统的多晶硅电阻和PIP电容串联的阻容结构，不但节省了大量面积，而且对稳定性和增益的提升都有更好的效果。【专利附图】【附图说明】图1是本专利技术的电路结构原理图。【具体实施方式】下面结合附图和实施例对本专利技术作进一步说明。本专利技术根据运放失配的原理性分析，对于失调电压的两个重要影响因素，输入放大对管和负载电流镜的参数，分别将输入管的过驱动电压尽量调小并且确保进入亚阈值工作区，同时把电流镜的过驱动电压尽量调大而且使其进入稳定的饱和区。如图1所示，本专利技术所述的运放电路结构包括:由PMOS管P5、PM0S管P6、PM0S管P7、PM0S管P8构成的电流镜，PMOS管P5和PMOS管P6共栅极，并接第一偏置电压，PMOS管P7和PMOS管P8共栅极，并接第二偏置电压，PMOS管P5漏极接PMOS管P7源极，PMOS管P6漏极接PMOS管P8源极，PMOS管P7漏极接NMOS管NI漏极和NMOS管N3栅极，PMOS管P8漏极接NMOS管N2漏极、NMOS管N4栅极、PMOS管PlO栅极、PMOS管P9漏极、PMOS管P9源极、NMOS管N13栅极，PMOS管PlO源极漏极相连并连接PMOS管P9栅极、NMOS管N13漏极、PMOS管Pll漏极、PMOS管Pll栅极并作为运放的输出，PMOS管Pll源极接PMOS管P12漏极，PMOS管P12栅极接所述第一偏置电压，NMOS管NI源极接NMOS管N3漏极，NMOS管N2源极接NMOS管N4漏极；所述PMOS管P5源极、PMOS管P6源极、PMOS管P12源极均接电源，NMOS管N3源极、匪OS管N4源极、NMOS管N13源极均接地；N2栅极为正相输入端，NI栅极为反相输入端。其中，NMOS管N1、N2是一级电路输入对管，NMOS管N3、N4是一级电路共模反馈尾电流管，PMOS管P5、P6、P7、P8是一级电路共源共栅电流镜负载管，PMOS管P9、PlO是二级电路米勒补偿对管，Pll是二级电路反馈负载管。NMOS管N3、NM0S管N4构成的尾电流管工作在饱和状态，而且与输入对管NMOS管NI和NMOS管N2共同形成的结构不但确保NMOS管NI和NMOS管N2工作在亚阈值区，还起到建立共模负反馈的作用。本专利技术的运放是典型的二级运放结构，但是做了很多为减小失调同时不过分削弱增益的特殊设计。首先是输入对管采用NM0S，一是为了适应带隙电路部分基极发射极间电压Vbe的范围，有利于设置参数是输入管进入亚阈值从而极大减小过驱动电压而降低失调；二是NMOS比PMOS在工艺上更容易匹配。其次是第一级电路的负载部分采用高过驱动电压值的电流镜设计，这个很容易用偏置电压来实现；过驱动电压通常设计到400mV飞OOmV的范围(对于设计实例所采用的0.35 μ m工艺来说，其他工艺相应调整)。再次，为保证共模电压的稳定性，尾电流的栅极点通过一级输出点来进行反馈控制。二级电路的特点是尽量增加米勒补偿电阻的阻值来弥补一级电路增益因特殊设计而造成的损失，同时采用PMOS对管构成的米勒补偿结构有效替代了传统的多晶硅电阻和PIP电容串联的阻容结构，不但节省了大量面积，而且对稳定性和增益的提升都有更好的效果。—级电路输入对管为NMOS管,尾电流管为了适应低输入电压和共模反馈的需要，分成了两个差分支路上的分立对管，一级电路的负载管为共源共栅电流镜；二级电路主体是典型的共源输出NMOS管本文档来自技高网...

【技术保护点】
基于带隙基准的减小失调电压的运放电路结构，其特征是，包括：由PMOS管P5、PMOS管P6、PMOS管P7、PMOS管P8构成的电流镜，PMOS管P5和PMOS管P6共栅极，并接第一偏置电压，PMOS管P7和PMOS管P8共栅极，并接第二偏置电压，PMOS管P5漏极接PMOS管P7源极，PMOS管P6漏极接PMOS管P8源极，PMOS管P7漏极接NMOS管N1漏极和NMOS管N3栅极，PMOS管P8漏极接NMOS管N2漏极、NMOS管N4栅极、PMOS管P10栅极、PMOS管P9漏极、PMOS管P9源极、NMOS管N13栅极，PMOS管P10源极漏极相连并连接PMOS管P9栅极、NMOS管N13漏极、PMOS管P11漏极、PMOS管P11栅极并作为运放的输出，PMOS管P11源极接PMOS管P12漏极，PMOS管P12栅极接所述第一偏置电压，NMOS管N1源极接NMOS管N3漏极，NMOS管N2源极接NMOS管N4漏极；所述PMOS管P5源极、PMOS管P6源极、PMOS管P12源极均接电源，NMOS管N3源极、NMOS管N4源极、NMOS管N13源极均接地；N2栅极为正相输入端，N1栅极为反相输入端。...

【技术特征摘要】

【专利技术属性】
技术研发人员：孙业超，黄卓磊，王玮冰，
申请(专利权)人：江苏物联网研究发展中心，
类型：发明
国别省市：