围栏间隔的设计规则测试电路制造技术

技术编号:9407453 阅读:108 留言:0更新日期:2013-12-05 06:31
本发明专利技术提供了一种围栏间隔的设计规则测试电路,包括:导电层;设于所述导电层的多个通孔,所述多个通孔在所述导电层上呈纵列分布,且每个通孔与所述导电层的围栏间隔各不相等;栅极与所述导电层电连接、漏极与电源输入端电连接、源极与电源输出端电连接的MOSFET;分别与所述多个通孔电连接的多个导线层,所述多个导线层分别与多个控制端电连接。多个该电路可通过其中MOSFET的源极、漏极进行串联形成更大的测试电路。该电路通过测量MOSFET的饱和电流Idsat,进而测试出不会由于制造工艺的误差而使导电层与通孔在实际制造过程中的位置偏移而产生断路的最佳的围栏间隔。本发明专利技术的围栏间隔的设计规则测试电路减少了焊垫的使用,节省版图空间,并简化检测过程。

【技术实现步骤摘要】

【技术保护点】
一种围栏间隔的设计规则测试电路,其特征在于,包括:一导电层;设于所述导电层的多个通孔,所述多个通孔在所述导电层上呈纵列分布,且每个通孔与所述导电层的围栏间隔各不相等;栅极与所述导电层电连接、漏极与电源输入端电连接、源极与电源输出端电连接的MOSFET;分别与所述多个通孔电连接的多个导线层,所述多个导线层分别与多个控制端电连接。

【技术特征摘要】

【专利技术属性】
技术研发人员:冯军宏甘正浩
申请(专利权)人:中芯国际集成电路制造上海有限公司
类型:发明
国别省市:

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