屏蔽的共面线制造技术

本发明专利技术公开了一种屏蔽的共面线。在一个实施例中公开了一种用于在半导体衬底中制造包括贯穿通路和共面线的集成电路的方法，该方法包括以下步骤：形成有源部件和一组前金属化级；从衬底的后表面同时蚀刻贯穿通孔和穿过衬底的高度的至少50％的沟槽；用导电材料涂覆孔的和沟槽的壁和底部；以及用绝缘填充材料填充孔和沟槽；以及在沟槽前面并且与沟槽平行形成在衬底的后表面上延伸的共面线，从而共面线的侧部导体电连接到涂覆沟槽的壁的导电材料。

【技术实现步骤摘要】
屏蔽的共面线
本公开内容涉及一种用于在射频集成电路中形成共面波导的方法并且更具体地涉及一种用于形成屏蔽的共面波导的方法。
技术介绍
当前，在射频集成电路(RF)中使用共面波导(CPW)或者更简单地为共面线来在电路的两个元件之间、例如在输出放大器与天线之间传送高频信号。这样的线在使用范围从300MHz到数百GHz的频率的应用中特别盛行。图1和图2分别在截面图中和在俯视图中图示这样的共面线的结构。集成电路1包括半导体衬底2，该半导体衬底具有在它的表面之一上形成的有源部件。衬底顶上具有其中已经形成共面线的绝缘层3。该线包括形成中心导体并且旨在于接收RF信号的导电轨道4，该导电轨道由位于与轨道4相同的平面中并且形成接地的对称平行导电轨道5和6包围。这样的共面线由于在线的导电轨道与半导体衬底之间的电容耦合并且由于此衬底的导电率而具有高衰减系数。图3示出在集成电路的半导体衬底上方布置的共面线的简化等效电路图(已经有意地省略线的具体电感和电阻部件)以及三个特征尺度参数、也就是中心导电轨道4的宽度w、该轨道与接地轨道5和6之间的间距g以及将导电轨道4、5和6从衬底2分离的电介质3的厚度h。中心导电轨道4通过它的侧面与接地轨道5和6电容耦合，该耦合由电容器7和8表示。另外，三个轨道4、5和6具有与半导体衬底2的分别由电容器9、10和11表示的电容耦合。由于衬底导电率，存在经过电容器9、10和11在中心导体4与侧部导体5和6之间的由电阻器12表示的电阻耦合。这样的共面线具有高衰减系数，这限制它的传输性能。针对给定的使用频率，这样的共面线的尺寸设定由许多约束产生。作为目标的通常为50欧姆的特征阻抗、在轨道与衬底2之间的电介质3的高度h以及该电介质的相对介电常数一起设置中心导体4的宽度与它离侧部导体5和6的间距之比w/g。形成(通常由铜形成的)中心导体和侧部导体的导电材料的电阻率设置该中心导体的最小宽度w并且因此设置间距g。因此侧部导体5和6的宽度也得以确定，其宽度常规地为中心导体宽度的2至3倍。这产生线的总宽度，该总宽度又确定与衬底的电容耦合的幅度和由于衬底导电率所致的电阻损耗的幅度。因此不可能仅通过变化形成共面线的元件的尺度来减少它的衰减系数。为了减少在半导体衬底上集成的共面线的衰减系数，已经提供(Reyes等人，IEEEMicrowaveSymposiumDigestMTT-SInternational1994，1759-1762)通过使用高电阻率衬底来减少电阻损耗。然而此解决方案具有若干缺点。这样的衬底当前通常比标准硅衬底昂贵十倍，并且它们通常涉及到适配有源部件制造步骤，这增加了集成电路制造成本。此外，由于在电介质3中捕获的电荷的存在而在半导体衬底中接近与电介质的界面还保留有具有比衬底高得多的导电率的层。在实践中难以避免这样的电荷的出现、因此即使通过使用高电阻率衬底仍然难以提高在硅上集成的共面线的衰减系数。如图4中所示，可以通过提供在线与衬底之间的最大距离来部分地最小化由于衬底所致的损耗。此附图示出包括半导体衬底2的集成电路1，该半导体衬底涂有一组金属化级M1至M6，该组当前称为BEOL、即线后端(BackEndofLine)。这样的金属化级常规地包括更薄的下金属化级M1至M4以及更厚的上金属化级M5和M6。每级包括导电轨道15和通路16(vias)，这些通路将导电轨道15连接到位于紧接下面的金属化级的导电轨道。已经在上金属化级M6的轨道中形成共面线的中心导体4以及侧部导体5和6。一方面分隔上金属化级M5和M6的以及另一方面将级M4和M5与上金属化级M5和M6的导电轨道分隔的绝缘层的厚度已经相对于标准集成电路的金属化层叠而言被增加，从而最大化在衬底2与共面线之间的电介质3的总高度h。然而这样的方式受当前用于形成金属化级的方法限制并且未能实现大大超过10μm的高度h。也可以增加金属化级数目以增加高度h，但是这增加集成电路的复杂性和成本。还应当注意，在集成电路上形成的共面线是导电轨道或者邻近晶体管中的能够产生寄生信号的电磁辐射源。因此希望在这样的线周围形成屏蔽结构，在图4中图示其一个实施例。已经示出在接地轨道下面并且在其外围的导电轨道的层叠和通路以及相邻器件，该导电轨道的层叠和通路属于金属化级M1至M5并且在共面线和绝缘体周围形成法拉第笼。也已经示出在下金属化级中形成的并且形成法拉第笼的底部的连续接地平面或者屏蔽平面18。然而，这样的在中心导体4前面的导电平面强烈增加电阻损耗并且因此增加共面线的衰减系数。最后应当注意，鉴于当前晶体管的亚微米尺寸和小型化电路的趋势，上文描述的共面线是大块结构。这样的线实际上当前具有大于50μm的宽度和若干毫米的长度。为了减少专用于这些线的有源区域的表面，已经提供在集成电路的后表面上以形成它们并且通过当前称为TSV(贯穿硅通路，即ThroughSiliconVias)的贯穿导电连接将它们连接到前表面有源部件。这样的线然后形成在导电轨道的、形成于后表面上并且当前被称为RDL(再分布层，即Re-DistributionLayers)的部分中。然而在集成电路的后表面上形成的共面线在由于衬底导电率所致的损耗方面具有与在前表面所形成的共面线相同的缺点。另外由于金属化级数目一般在后表面(RDL)比在前表面(BEOL)更小，所以更难以提供与在前表面一样大的、从线到衬底的距离。
技术实现思路
本公开内容的一个实施例是一种用于在集成电路的后表面上制造具有低衰减系数的、屏蔽的共面线的低成本方法。一个实施例提供一种用于在半导体衬底中制造包括贯穿通路和共面线的集成电路的方法，该方法包括以下步骤：a)在半导体衬底的前表面的顶侧和内侧上形成有源部件和包括在绝缘部分中形成的导电部分的一组前金属化级；b)从衬底的后表面同时蚀刻第一贯穿通孔和穿过衬底的高度的至少50％的第二孔；c)用导电材料涂覆第一孔的和第二孔的壁和底部；d)用绝缘填充材料填充第一和第二孔；并且e)在第二孔前面并且与第二孔平行地形成在衬底的后表面上延伸的共面线，从而共面线的侧部导体电连接到涂覆第二孔的壁的导电材料。根据一个实施例，共面线的中心导体形成于所述绝缘填充材料前面，并且此中心导体的宽度小于第二孔的宽度。根据一个实施例，在步骤c)之前执行以下步骤：-用绝缘层涂覆衬底的后表面、第一和第二孔的壁和底部；并且-从第一孔的底部去除所述绝缘层。根据一个实施例，第二孔彻底穿过衬底并且向所述一组前金属化级的绝缘部分中显露。根据一个实施例，至少两个后金属化级形成于衬底的后表面上，第一后金属化级在步骤c)期间被形成。根据一个实施例，共面线的侧部导体形成于第一后金属化级中，并且共面线的中心导体形成于后金属化级的上级中。根据一个实施例，共面线的中心导体和侧部导体形成于后金属化级的上级中。根据一个实施例，导电材料包含铜。根据一个实施例，绝缘材料是小介电常数的聚合物。一个实施例提供一种集成电路，该集成电路在半导体衬底的后表面上包括共面线，共面线形成于在所述表面中形成的第二孔前面并且与第二孔平行并且穿过衬底的高度的近似50％，其中第二孔的壁和底部加衬有导电材料，并且第二孔由绝缘填充材料填充，并且其中共面线的侧部导体电连接到对第二孔壁加衬的所述导电材料。根据一个实施例，共本文档来自技高网...

【技术保护点】
一种方法，包括：在具有厚度的半导体衬底的前表面中形成有源部件；在所述半导体衬底的所述前表面上形成包括绝缘部分和在所述绝缘部分中形成的导电部分的一组前金属化级；从所述衬底的后表面蚀刻第一孔和第二孔，所述第一孔和第二孔中的每个孔具有壁和底部并且穿过所述衬底的厚度的至少50％向所述衬底中延伸；用导电材料涂覆所述第一孔和第二孔的所述壁和所述底部；以及用绝缘材料填充所述第一孔和第二孔；以及形成位于所述衬底的所述后表面之上的共面线，所述共面线具有位于所述第二孔前面的中心导体和与涂敷所述第二孔的所述壁的所述导电材料电耦合的侧部导体。

【技术特征摘要】
2012.05.24 FR 12547861.一种方法，包括：在具有厚度的半导体衬底的前表面中形成有源部件；在所述半导体衬底的所述前表面上形成包括绝缘部分和在所述绝缘部分中形成的导电部分的一组前金属化级；从所述衬底的后表面蚀刻第一孔和第二孔，所述第一孔和第二孔中的每个孔具有壁和底部并且穿过所述衬底的厚度的至少50％向所述衬底中延伸；用导电材料涂覆所述第一孔和第二孔的所述壁和所述底部；以及用绝缘材料填充所述第一孔和第二孔；以及形成位于所述衬底的所述后表面之上的共面线，所述共面线具有位于所述第二孔前面的中心导体和与涂敷所述第二孔的所述壁的所述导电材料电耦合的侧部导体。2.根据权利要求1所述的方法，其中所述共面线的所述中心导体形成于所述绝缘材料前面并且具有比所述第二孔的宽度更小的宽度。3.根据权利要求1所述的方法，其中在涂覆所述第一孔和第二孔的所述壁和所述底部之前，所述方法包括：用绝缘层涂覆所述衬底的所述后表面、所述第一孔和第二孔的所述壁和所述底部；以及从所述第一孔和第二孔的所述底部去除所述绝缘层。4.根据权利要求1所述的方法，其中所述第二孔延伸穿过所述衬底的整个厚度并且暴露所述一组前金属化级的绝缘部分的表面。5.根据权利要求1所述的方法，还包括在所述衬底的所述后表面上至少形成第一后金属化级和第二后金属化级，所述第一后金属化级与用导电材料涂覆所述第一孔和第二孔的所述壁和所述底部同时形成。6.根据权利要求5所述的方法，其中所述共面线的所述侧部导体形成于所述第一后金属化级中，并且所述共面线的所述中心导体形成于所述后金属化级的上级中。7.根据权利要求5所述的方法，其中所述共面线的所述中心导体和所述侧部导体形成于所述后金属化级的上级中。8.根据权利要求1所述的方法，其中所述导电材料包含铜。9.根据权利要求1所述的方法，其中所述绝缘材料是聚合物。10.一种集成电路，包括：半导体衬底，具有从第二表面被厚度间隔开的第一表面、在所述衬底的所述第二表面中形成的具有壁和底部的孔，所述孔延伸穿过所述衬底的所述厚度的至少50％；导电...

【专利技术属性】
技术研发人员：S·乔布洛特，P·巴尔，
申请(专利权)人：意法半导体有限公司，
类型：发明
国别省市：