一种时钟多选一电路及多选一方法技术

本发明专利技术公开了属于航天电子系统中的时钟选择技术领域的一种时钟多选一电路及多选一方法。该时钟多选一电路由时钟计数器模块、时钟选择信号发生器模块和时钟选择器模块串联组成；利用现场可编程逻辑门阵列实现自主可靠地对同频多时钟源进行筛选。时钟计数器模块对每路输入时钟信号进行循环计数，由时钟选择信号发生器模块检测时钟信号有效性并输出时钟选择信号，时钟选择器模块对输入时钟信号进行选择并输出其中一路时钟信号。本发明专利技术对电路中的寄存器使用三模冗余技术，增强了发生单粒子翻转效应时电路的可靠性，解决了目前技术中进行同频时钟的多对一检测时存在错检的问题，降低了系统成本、复杂度和耦合度，提高了系统效能和可靠性。

【技术实现步骤摘要】
一种时钟多选一电路及多选一方法
本专利技术属于航天电子系统中的时钟选择
，特别涉及利用现场可编程逻辑门阵列（FPGA）实现的一种时钟多选一电路及多选一方法。
技术介绍
由于航天技术的高可靠性要求，为保障航天电子系统的性能，通常会采取1+1备份的方案，对某些重要的单元，如FPGA的时钟，其运行状态关系到系统能否正常工作，还会采用多备份的方案。对于从FPGA的多时钟源中选择一个作为有效时钟的技术而言，要求FPGA能够不依靠其他系统单元的辅助而自动进行，以达到降低系统的复杂度和耦合度，增强可靠性的目的。由于航天电子系统工作在太空环境，面临高能粒子的影响，当其冲击到系统内部存储器时，可能会发生单粒子翻转（SEU），即系统内部存储器某些数据位从0变为1或从1变为0。当SEU发生在某些关键数据位时，便会影响航天器的工作状态，如改变磁力矩器的控制量，进而影响到航天器的控制力矩，最终导致航天器姿态偏差。所以，对某些关键存储器还需采取抗SEU的防护措施。同频时钟选择技术的主要功能是在互为备份的时钟中选择有效时钟作为系统时钟，从而避免某一时钟失效时带来的影响，增强系统的可靠性。目前常用的时钟选择技本文档来自技高网...

【技术保护点】
一种时钟多选一电路，其特征在于，所述时钟多选一电路由时钟计数器模块、时钟选择信号发生器模块和时钟选择器模块串联组成；其中，时钟计数器模块，用于对每路输入时钟信号进行循环计数；时钟选择信号发生器模块，用于检测时钟信号有效性并输出时钟选择信号；时钟选择器模块用于对输入时钟信号进行选择，该时钟选择器模块包含一个多路选择器，其输入为所有待选时钟信号，由时钟选择信号控制选择某一路作为输出时钟信号；该时钟多选一电路设置m路输入时钟信号，且m≥2，第1路时钟信号至第m路时钟信号分别记为clk1至clkm；该时钟多选一电路利用FPGA实现自主从同频的两路或两路以上输入时钟信号中选择一路有效时钟信号作为输出时钟...

【技术特征摘要】
1.一种时钟多选一电路，所述时钟多选一电路由时钟计数器模块、时钟选择信号发生器模块和时钟选择器模块串联组成；其中，时钟计数器模块，用于对每路输入时钟信号进行循环计数；时钟选择信号发生器模块，用于检测时钟信号有效性并输出时钟选择信号；时钟选择器模块用于对输入时钟信号进行选择，该时钟选择器模块包含一个多路选择器，其输入为所有待选时钟信号，由时钟选择信号控制选择某一路作为输出时钟信号；该时钟多选一电路设置m路输入时钟信号，且m≥2，第1路时钟信号至第m路时钟信号分别记为clk1至clkm；该时钟多选一电路利用FPGA实现自主从同频的两路或两路以上输入时钟信号中选择一路有效时钟信号作为输出时钟信号，电路中所用寄存器使用三模冗余技术进行抗SEU防护，其中，SEU单粒子翻转；所述三模冗余技术为常用的容错技术，即三个模块进行同样的操作，输出采用三取二，只要同样的错误不同时发生在其中两个模块，就能屏蔽掉故障模块的影响；所述时钟计数器模块包含m个循环计数器，称为时钟计数器，用于对每路输入时钟信号进行从0到n的循环计数，且n为大于2的任意整数，其中循环计数器为上升沿触发模式，即输入时钟信号的上升沿触发一次计数，计数器加1；其特征在于，所述时钟选择信号发生器模块包含一个主状态机和m-1个分状态机，主状态机用于控制检测状态的转换，分状态机用于执行对某一路时钟信号有效性的检测；在运行过程中，所述主状态机和分状态机的所处状态相互匹配；所述分状态机包含第一比较寄存器、第二比较寄存器和被检时钟无效计数器；所述主状态机由clk1检测、clk2检测至clk(m-1)检测及clkm选择共m个状态组成，每个状态下输出一个时钟选择信号，该信号与被检时钟信号匹配，用于控制时钟选择器模块选择被检时钟信号作为输出时钟信号；当某一路时钟信号检测到被检时钟信号处于无效状态时发生状态转移，即状态机状态转换条件为m-1个分状态机中任意一个进入到下一状态中，其状态转换顺序依次为clk1检测、clk2检测至clk(m-1)检测、clkm选择；其中clkm选择状态为终止状态，状态转换方向不可逆、非循环。2.根据权利要求1所述一种时钟多选一电路，其特征在于，所述m-1个分状态机分别由时钟信号clk2至clkm驱动，当某一路时钟信号无效时，对应的分状态机停留在该时钟信号失效时状态；对应于某一路时钟信号clkx的分状态机有x个状态，2≤x≤m；当检测到被检时钟无效或主状态机进入下一状态时发生状态转移，按转换顺序依次为clk1检测、clk2检测至clk(x-1)检测、clkx选择，其中clkx选择状态为终止状态，状态转换方向不可逆、非循环。3.根据权利要求1所述一种时钟多选一电路，其特征在于，所述主状态机处于某一路时钟信号clkx检测状态时，使用时钟信号clk(x+1)至clkm驱动对应的分状态机对clkx状态进行检测。4.根据权利要求1所述一种时钟多选一电路，其特征在于，所述第一比较寄存器和第二比较寄存器用于寄存间隔两个时钟周期的被检时钟信号对应的时钟计数寄存器的取值；其中，第一比较寄存器在每个状态下，当驱动分状态机的时钟信号对应的驱动时钟计数寄存器的取值为0时，存储被检时钟计数寄存器的取值；第二比较寄存器在每个状态下，当驱动时钟计数寄存器取值为2时，存储被检时钟计数寄存器的取值。5.根据权利要求1所述一种时钟多选一电路，其特征在于，所述被检...

【专利技术属性】
技术研发人员：熊剑平，晏坚，张震，张媛，马骋，
申请(专利权)人：清华大学，
类型：发明
国别省市：