一种基于相差的三模时钟产生电路制造技术

本发明专利技术一种能够配置产生不同相差的三模时钟，且当发生SET和SEU单点故障时，可有效对单点故障进行容错的基于相差的三模时钟产生电路；其包括输入端分别连接时钟clk的三路时钟选择电路，三路时钟选择电路分别输出不同相位的三模时钟clk1、clk2和clk3，其中clk2和clk1的相位差与clk3和clk2的相位差相同；时钟选择电路包括选择器，时钟产生逻辑电路和容错电路；选择器的选择端连接相差选择信号delaysel，容错电路的输入端连接时钟产生控制信号ctrl，时钟产生逻辑电路的输入端分别连接选择器的输出端和容错电路的输出端，时钟产生逻辑电路的输出端输出对应的一路三模时钟。

【技术实现步骤摘要】

本专利技术涉及硬件电路设计领域，具体为一种基于相差的三模时钟产生电路。
技术介绍
基于航天可靠性要求，防止单粒子瞬态(SET)错误和单粒子翻转(SEU)引起错误操作，芯片设计采用基于时钟相差三模冗余寄存器结构设计，但是现有的基于相差的三模时钟产生电路都存在如下的问题，无法根据对抗辐照要求不同的应用环境，对时钟相差值进行配置，使系统应用范围较窄；时钟产生电路中可能存在SET或SEU的单点故障，当发生单点故障时，三模时钟会发生错误，将直接导致系统运行错误。从而导致现有技术中的三模时钟产生电路的可靠性差，通用性较弱。
技术实现思路
针对现有技术中存在的问题，本专利技术提供一种能够配置产生不同相差的三模时钟，且当发生SET和SEU单点故障时，可有效对单点故障进行容错的基于相差的三模时钟产生电路。本专利技术是通过以下技术方案来实现：一种基于相差的三模时钟产生电路，包括输入端分别连接时钟clk的三路时钟选择电路，三路时钟选择电路分别输出不同相位的三模时钟clk1、本文档来自技高网...

【技术保护点】
一种基于相差的三模时钟产生电路，其特征在于，包括输入端分别连接时钟clk的三路时钟选择电路，三路时钟选择电路分别输出不同相位的三模时钟clk1、clk2和clk3，其中clk2和clk1的相位差与clk3和clk2的相位差相同；所述的时钟选择电路包括选择器，时钟产生逻辑电路和容错电路；选择器的选择端连接相差选择信号delaysel，容错电路的输入端连接时钟产生控制信号ctrl，时钟产生逻辑电路的输入端分别连接选择器的输出端和容错电路的输出端，时钟产生逻辑电路的输出端输出对应的一路三模时钟；第一路时钟选择电路中的选择器mux1的低电平输入端和高电平输入端均连接时钟clk；第二路时钟选择电路中的选...

【技术特征摘要】
1.一种基于相差的三模时钟产生电路，其特征在于，包括输入端分别连
接时钟clk的三路时钟选择电路，三路时钟选择电路分别输出不同相位的三
模时钟clk1、clk2和clk3，其中clk2和clk1的相位差与clk3和clk2的相位
差相同；
所述的时钟选择电路包括选择器，时钟产生逻辑电路和容错电路；选择
器的选择端连接相差选择信号delaysel，容错电路的输入端连接时钟产生控
制信号ctrl，时钟产生逻辑电路的输入端分别连接选择器的输出端和容错电
路的输出端，时钟产生逻辑电路的输出端输出对应的一路三模时钟；
第一路时钟选择电路中的选择器mux1的低电平输入端和高电平输入端
均连接时钟clk；
第二路时钟选择电路中的选择器mux2的低电平输入端通过延时单元
D0连接时钟clk，高电平输入端通过延时单元D1连接时钟clk；
第三路时钟选择电路中的选择器mux3的低电平输入端通过串联的延时
单元D2和延时单元D3连接时钟clk，高电平输入端通过串联的延时单元...

【专利技术属性】
技术研发人员：张丽娜，赵翠华，娄冕，崔媛媛，张春妹，
申请(专利权)人：中国航天科技集团公司第九研究院第七七一研究所，
类型：发明
国别省市：陕西;61