一种本振时钟频率平移电路制造技术

一种本振时钟频率平移电路包括：运算电路，根据本振时钟频率fLO、本振倍频时钟的倍频比K以及本振时钟频率平移量Δf计算出两组N位基本分频比控制码A0、A1和两组M位基本分频比比例关系控制码B0、B1；该电路包括N位二选一多路选择器，选择所述的两组N位基本分频比控制码中的一组作为基本可编程分频器的分频比控制码；该电路包括M位二选一多路选择器，选择所述的两组M位基本分频比例关系控制码中的一组作为比例控制可编程分频器的分频比控制码；该电路包括基本可编程分频器对输入时钟CLK_IN进行分频，得到频率平移后的时钟CLK_OUT；该电路还包括比例控制可编程分频器对基本可编程分频器的输出时钟进行分频；以及D触发器，该D触发器的反向输出端连接到D输入端形成二分频电路，对比例控制可编程分频器的输出时钟进行二分频，得到N位二选一多路选择器和M位二选一多路选择器的选择控制信号。

【技术实现步骤摘要】

本专利技术主要涉及到收音机系统中的频率显示设计领域，特指一种本振时钟频率平移电路。
技术介绍
在收音机系统中，通常需要对正在收听的频率进行显示。对于收听频率的显示可分为机械显示和电子显示两种，目前应用得比较多的是电子显示。参照图1，对于电子显示的收音机系统中，其频率显示可以由专门的显示芯片完成，只需要将混频器本振信号y(t)输出到频率显示芯片中即可。这种显示芯片主要包括频率补偿和显示驱动两部分，其中频率补偿的主要作用为补偿中频频率差，而补偿的频率差通常仅有常用的几种中频频率，对于一些采用特殊中频频率的收音机系统，则显示芯片不能正确显示收听频率。这就需要一种简单的本振时钟频率平移电路，将本振频率平移为常用的几种中频频率的本振时钟频 率，从而可以采用频率显示芯片进行正确显示。
技术实现思路
一种本振时钟频率平移电路包括运算电路，根据本振时钟频率fM、本振倍频时钟的倍频比K以及本振时钟频率平移量Af计算出两组N位基本分频比控制码A0、A1和两组M位基本分频比比例关系控制码B0、B1。该电路包括N位二选一多路选择器，选择所述的两组N位基本分频比控制码中的一组作为基本可编程分频器的分频比控制码。该电路包括M位二选一多路选择器，选择所述的两组M位基本分频比比例关系控制码中的一组作为比例控制可编程分频器的分频比控制码。该电路包括基本可编程分频器，其分频器控制码的宽度为N位，并根据所述的N位二选一多路选择器选择的分频比控制码对输入时钟CLK_IN进行分频，得到频率平移后的时钟CLK_0UT。该电路还包括比例控制可编程分频器，其分频比控制码的宽度为M位，并根据所述的M位二选一多路选择器选择的分频比控制码对基本可编程分频器的输出时钟进行分频，以及D触发器，该D触发器的反向输出端连接到D输入端形成二分频电路，对比例控制可编程分频器的输出时钟进行二分频，将二分频后的输出信号作为N位二选一多路选择器和M位二选一多路选择器的选择控制信号。 从下面的附图和描述中将明白本专利技术的优点和其它特征。附图说明图I是收音机系统中收听频率显示示意 图2是本振时钟频率平移电路；具体实施例方式以下将结合附图与具体实施对本专利技术作进一步说明。在实际的应用中，整个收音机系统的中频为固定不变的，所以需要平移的频率差Af也为固定值。本振时钟是由高频的时钟源分频得到的，所以其中的输入时钟CLK_IN的频率也为固定的K倍本振时钟频率。所以运算电路的输入中仅有本振时钟频率随着收听频率的变化在实时变化。对于运算电路的硬件实现方式可以由固定的数字电路完成，在基于DSP的收音机系统中通常存在MCU，所以也可以在MCU中用一段固定的程序实现。对于运算电路的具体算法也可以多种多样，以下将结合一种简单的算法来说明本振频率平移电路的工作原理。 首先分析运算电路的公式KfL0/(fLQ 土 Af) = (AO B0+A1 B1)/(B0+B1)，等式 I 将等式I进行变换可以得到权利要求1.一种本振时钟频率平移电路，包括 运算电路，根据本振时钟频率(/U、本振倍频时钟的倍频比(K)以及本振时钟频率平移量(Λ/)计算出两组N位基本分频比控制码(Α0、Α1)和两组M位基本分频比比例关系控制码(Β0、Β1)； N位二选一多路选择器，选择所述的两组N位基本分频比控制码中的一组作为基本可编程分频器的分频比控制码； M位二选一多路选择器，选择所述的两组M位基本分频比比例关系控制码中的一组作为比例控制可编程分频器的分频比控制码； 基本可编程分频器，其分频器控制码的宽度为N位，并根据所述的N位二选一多路选择器选择的分频比控制码对输入时钟(CLK_IN)进行分频，得到频率平移后的时钟(CLK_OUT)； 比例控制可编程分频器，其分频比控制码的宽度为M位，并根据所述的M位二选一多路选择器选择的分频比控制码对基本可编程分频器的输出时钟进行分频； D触发器，该D触发器的反向输出端连接到D输入端形成二分频电路，对比例控制可编程分频器的输出时钟进行二分频，将二分频后的输出信号作为N位二选一多路选择器和M位二选一多路选择器的选择控制信号。2.如权利要求I所述的本振时钟频率平移电路，其中所述的运算电路的运算结果满足以下的等式Mlfjo/ (Jw 土Δ/) = (AOWO + J1051)/ (50 + 51)。3.如权利要求I所述的本振时钟频率平移电路，其中所述的基本可编程分频器与比例控制可编程分频器为任何结构的可编程分频器。4.如权利要求I所述的本振时钟频率平移电路，其中所述的基本可编程分频器的输入时钟的频率为本振时钟频率的K倍。5.如权利要求I所述的本振时钟频率平移电路，其中所述的本振时钟倍频比K〈2N。6.如权利要求I所述的本振时钟频率平移电路，其中所述的基本可编程分频器的输入时钟为方波信号。7.如权利要求I所述的本振时钟频率平移电路，其中所述的N位二选一多路选择器和M位二选一多路选择器的选择控制端可以为D触发器的正向输出端，也可以为D触发器的反向输出端。全文摘要一种本振时钟频率平移电路包括运算电路，根据本振时钟频率fLO、本振倍频时钟的倍频比K以及本振时钟频率平移量Δf计算出两组N位基本分频比控制码A0、A1和两组M位基本分频比比例关系控制码B0、B1；该电路包括N位二选一多路选择器，选择所述的两组N位基本分频比控制码中的一组作为基本可编程分频器的分频比控制码；该电路包括M位二选一多路选择器，选择所述的两组M位基本分频比例关系控制码中的一组作为比例控制可编程分频器的分频比控制码；该电路包括基本可编程分频器对输入时钟CLK_IN进行分频，得到频率平移后的时钟CLK_OUT；该电路还包括比例控制可编程分频器对基本可编程分频器的输出时钟进行分频；以及D触发器，该D触发器的反向输出端连接到D输入端形成二分频电路，对比例控制可编程分频器的输出时钟进行二分频，得到N位二选一多路选择器和M位二选一多路选择器的选择控制信号。文档编号H03K23/40GK102916690SQ20121043371公开日2013年2月6日 申请日期2012年11月2日 优先权日2012年11月2日专利技术者李俊丰 申请人:长沙景嘉微电子股份有限公司本文档来自技高网...

【技术保护点】
一种本振时钟频率平移电路，包括：运算电路，根据本振时钟频率（fLO）、本振倍频时钟的倍频比（K）以及本振时钟频率平移量（Δf）计算出两组N位基本分频比控制码（A0、A1）和两组M位基本分频比比例关系控制码（B0、B1）；N位二选一多路选择器，选择所述的两组N位基本分频比控制码中的一组作为基本可编程分频器的分频比控制码；M位二选一多路选择器，选择所述的两组M位基本分频比比例关系控制码中的一组作为比例控制可编程分频器的分频比控制码；基本可编程分频器，其分频器控制码的宽度为N位，并根据所述的N位二选一多路选择器选择的分频比控制码对输入时钟（CLK_IN）进行分频，得到频率平移后的时钟（CLK_OUT）；比例控制可编程分频器，其分频比控制码的宽度为M位，并根据所述的M位二选一多路选择器选择的分频比控制码对基本可编程分频器的输出时钟进行分频；D触发器，该D触发器的反向输出端连接到D输入端形成二分频电路，对比例控制可编程分频器的输出时钟进行二分频，将二分频后的输出信号作为N位二选一多路选择器和M位二选一多路选择器的选择控制信号。

【技术特征摘要】

【专利技术属性】
技术研发人员：李俊丰，
申请(专利权)人：长沙景嘉微电子股份有限公司，
类型：发明
国别省市：