形成掩埋位线的方法、具有掩埋位线的半导体器件及其制造方法技术

本发明专利技术公开了一种制造半导体器件的方法，所述方法包括以下步骤：刻蚀半导体衬底并且形成被多个沟槽彼此分开的多个本体；形成具有开口部的保护层以使本体中的每个的两个侧壁暴露出来；通过使本体经由开口部所暴露出的部分硅化来形成掩埋位线；以及形成电介质层以间隙填充沟槽并且限定相邻的掩埋位线之间的空气间隙。

【技术实现步骤摘要】
形成掩埋位线的方法、具有掩埋位线的半导体器件及其制造方法相关申请的交叉引用本申请要求2011年12月9日提交的韩国专利申请No.10-2011-0132045的优先权，其全部内容通过引用合并于此。
本专利技术的示例性实施例涉及一种半导体器件，更具体而言，涉及一种具有掩埋位线的半导体器件及其制造方法。
技术介绍
大多数半导体器件包括晶体管。例如，在诸如DRAM的存储器件中，存储器单元包括MOSFET。一般而言，在MOSFET中，源极/漏极区域形成在半导体衬底的表面，并且在这样的布置下，在源极区域与漏极区域之间形成平面沟道。这种通常的MOSFET称作为平面沟道晶体管。随着存储器件的集成和性能方面的进步，MOSFET制造将达到物理极限。例如，随着存储器单元尺寸的缩小，MOSFET的尺寸诸如其沟道长度也缩小。如果MOSFET的沟道长度变短，则数据维持性能有可能恶化。为了应对以上讨论的特点，在本领域已提出垂直沟道晶体管。在垂直沟道晶体管(VCT)中，源极区域和漏极区域形成在柱体的相应端部。源极区域和漏极区域中的任何一个可以与位线连接。位线是通过被掩埋在柱体之间所限定的沟槽内而形成的，因此被称作为掩埋位线(BBL)。两个存储器单元与一个掩埋位线(BBL)相邻，所述两个存储器单元每个都包括垂直沟道晶体管(VCT)和掩埋位线(BBL)。因此，掩埋位线(BBL)形成在单元之间的间隔(沟槽)中，并且执行OSC(one-side-contact，一侧接触)工艺以使一个单元与一个掩埋位线(buriedbitline，BBL)连接。OSC工艺是一种用于允许每个掩埋位线(BBL)与两个相邻单元中的任何一个接触的工艺。因此，OSC工艺也称作为单侧接触(single-side-contact，SSC)工艺。总体而言，在诸如DRAM的采用平面沟道晶体管的存储器件中，为了将平面沟道晶体管与位线连接，使用具有高的高宽比(aspectratio)的接触插塞工艺。相反地，在采用垂直沟道晶体管与掩埋位线的情况下，由于垂直沟道晶体管与掩埋位线可以直接互相接触，所以不需要接触插塞工艺。因此，由于不需要连接接触插塞，所以可以减小位线的寄生电容。图1是说明根据现有技术形成的掩埋位线的截面图。参见图1，在半导体衬底11上形成被沟槽13分开的多个本体14。使用硬掩模层12经由刻蚀来形成本体14。在本体14的侧壁上以及沟槽13的表面上形成有保护层15。经由OSC工艺在保护层15中限定出开放部。每个开放部17使每个本体14的任何一个侧壁开放。形成掩埋位线16以部分地填充沟槽13。掩埋位线16经由开放部17与本体14连接。每个掩埋位线16与两个相邻本体14中的任何一个连接。尽管未在图中示出，每个本体14的上部包括形成有垂直沟道晶体管的沟道和源极/漏极区域的柱体。由图1可以看出，为了使每个掩埋位线16与相邻的本体14中的任何一个的侧壁连接，采用OSC工艺。为了实施OSC工艺，已经提出了诸如内衬层和倾斜离子注入工艺、OSC掩模工艺等各种方法。然而，由于生产工艺方面的困难，这些方法不能形成一致的且可再现的OSC结构。此外，随着存储器件的集成度不断变高，相邻的掩埋位线16之间的距离变窄并且相邻的掩埋位线16之间的寄生电容CB增大。由于掩埋位线16与本体14接触，所以相邻的掩埋位线16之间的寄生电容CB基本上是本体14与掩埋位线16之间的电容。因此，因为相邻的掩埋位线16之间的距离变小，所以寄生电容CB显著增大。随着掩埋位线之间寄生电容CB的增大，器件的正常操作变得难以获得。
技术实现思路
本专利技术的实施例针对一种形成掩埋位线的方法、具有所述掩埋位线的半导体器件及其制造方法，所述形成掩埋位线的方法能够减小相邻的掩埋位线之间的寄生电容。根据本专利技术的一个实施例，一种制造半导体器件的方法包括以下步骤：刻蚀半导体衬底并且形成被多个沟槽彼此分开的多个本体；形成具有开口部的保护层以使每个本体的两个侧壁暴露出来；通过将本体经由开口部所暴露出的部分硅化，来在本体中形成掩埋位线；以及形成电介质层以间隙填充沟槽并且在相邻的掩埋位线之间限定出空气间隙。根据本专利技术的另一个实施例，一种制造半导体器件的方法包括以下步骤：刻蚀半导体衬底并且形成本体；形成具有开口部的保护层以使每个本体的两个侧壁暴露出来；以及通过将本体经由开口部所暴露出的部分硅化，来在本体中形成掩埋位线。根据本专利技术的另一个实施例，一种制造半导体器件的方法包括以下步骤：形成本体结构和保护层，所述本体结构具有包括第一本体部分、位于第一本体部分之下的第二本体部分以及位于第二本体部分之下的第三本体部分的本体，所述保护层具有开口部以使第二本体部分的两个侧壁暴露出来；以及通过将被开口部暴露出的第二本体部分硅化来形成掩埋位线。根据本专利技术的另一个实施例，一种制造半导体器件的方法包括以下步骤：通过刻蚀含硅的物质来形成多个硅本体；形成具有开口部的保护层以开放每个硅本体的两个侧壁；形成含金属层以经由开口部与每个硅本体的暴露出的区域接触；以及通过使含金属层与暴露出的区域反应来形成掩埋导体以将暴露出的区域硅化。根据本专利技术的另一个实施例，一种制造半导体器件的方法包括以下步骤：通过刻蚀半导体衬底来形成本体；形成具有开口部的保护层以使每个本体的两个侧壁暴露出来；通过将本体经由开口部所暴露出的部分硅化，来在本体中形成掩埋位线；通过刻蚀在掩埋位线之上的本体来形成多个柱体；在柱体的侧壁上形成字线；以及形成与柱体上部连接的电容器。根据本专利技术的另一个实施例，一种形成掩埋位线的方法包括以下步骤：形成本体结构和保护层，所述本体结构具有包括第一本体部分、位于第一本体部分之下的第二本体部分以及位于第二本体部分之下的第三本体部分的本体，所述保护层具有开口部以使每个第二本体部分的两个侧壁暴露出来；通过将经由开口部暴露出的第二本体部分硅化来形成掩埋位线；通过刻蚀第一本体部分在掩埋位线之上形成多个柱体；在柱体的侧壁上形成字线；以及形成与柱体上部连接的电容器。根据本专利技术的又一个实施例，一种半导体器件包括：多个本体，所述多个本体被形成在半导体衬底上以被多个沟槽彼此分开；多个位线，所述多个位线包括掩埋在本体中的金属硅化物；以及电介质层，所述电介质层填充在沟槽中以在相邻的位线之间提供空气间隙。根据本专利技术的又一个实施例，一种半导体器件包括：多个本体，所述多个本体被形成为彼此被多个沟槽分开；多个垂直沟道晶体管，所述多个垂直沟道晶体管包括垂直形成在本体上的多个柱体；以及多个位线，所述多个位线包括与柱体下部连接并且掩埋在本体中的金属硅化物。根据本专利技术的又一个实施例，一种存储器单元包括：多个线型硅本体，所述多个线型硅本体被形成为彼此被多个沟槽分开，多个垂直沟道晶体管，所述多个垂直沟道晶体管包括垂直形成在线型硅本体上的多个硅柱体；多个位线，所述多个位线包括与硅柱体的下部连接并且掩埋在线型硅本体中的金属硅化物；电介质层，所述电介质层填充在沟槽中以在相邻的位线之间提供空气间隙；多个字线，所述多个字线被形成在硅柱体的侧壁上以沿垂直于位线的方向延伸；以及多个电容器，所述多个电容器与硅柱体的上部连接。根据本专利技术的另一个实施例，一种存储器单元包括：多个本体，所述多个本体被形成为彼此被多个沟槽分开；多个垂直沟道晶体管，所述本文档来自技高网...

【技术保护点】
一种制造半导体器件的方法，包括以下步骤：刻蚀半导体衬底并且形成被多个沟槽彼此分开的多个本体；形成具有开口部的保护层，以使所述本体中的每个的两个侧壁暴露出来；通过将所述本体经由所述开口部所暴露出的部分硅化，来在所述本体中形成掩埋位线；以及形成电介质层以间隙填充所述沟槽并且限定相邻的掩埋位线之间的空气间隙。

【技术特征摘要】
2011.12.09 KR 10-2011-01320451.一种制造半导体器件的方法，包括以下步骤：刻蚀半导体衬底并且形成被多个沟槽彼此分开的多个本体；形成具有开口部的保护层，以使所述本体中的每个的两个侧壁暴露出来；通过将所述本体经由所述开口部所暴露出的部分硅化，来在所述本体中形成掩埋位线；以及形成电介质层以间隙填充所述沟槽并且限定相邻的掩埋位线之间的空气间隙；其中，形成具有所述开口部的所述保护层的步骤包括以下步骤：在包括所述本体的经刻蚀的半导体衬底的整个表面上形成第一保护层；在所述第一保护层上形成第二保护层；在所述第二保护层上形成第一牺牲层以间隙填充所述沟槽；部分地刻蚀所述第一牺牲层与所述第二保护层；在凹陷的所述第二保护层与凹陷的所述第一牺牲层上形成第二牺牲层以间隙填充所述沟槽；部分地刻蚀所述第二牺牲层；形成第三保护层作为间隔件以覆盖被经部分刻蚀的所述第二保护层暴露出的所述第一保护层；通过选择性地去除经部分刻蚀的第一牺牲层与第二牺牲层来形成初步开口部；以及选择性地去除被初步开口部暴露出的所述第一保护层。2.如权利要求1所述的方法，其中，形成所述掩埋位线的步骤包括以下步骤：在所述具有开口部的保护层上形成导电层；以及执行退火以使所述导电层与所述本体反应并且将所述本体经由所述开口部所暴露出的部分硅化。3.如权利要求2所述的方法，其中，所述方法还包括以下步骤：在执行退火之后，在所述导电层上形成第一电介质层以间隙填充所述沟槽；部分地刻蚀所述第一电介质层；去除所述导电层；以及在所述第一电介质层上形成第二电介质层以间隙填充所述沟槽，以使在相邻的掩埋位线之间限定出所述空气间隙。4.如权利要求3所述的方法，其中，所述第一电介质层与所述第二电介质层包括氧化物层。5.如权利要求1所述的方法，其中，所述第二保护层和所述第三保护层包括氮化物层，并且所述第一牺牲层和所述第二牺牲层包括多晶硅层。6.如权利要求1所述的方法，其中，所述第一保护层包括氧化物层，并且所述第二保护层和第三保护层包括氮化物层。7.一种形成掩埋位线的方法，包括以下步骤：刻蚀半导体衬底并且形成多个本体，其中，所述多个本体通过多个沟槽彼此分开；形成具有开口部的保护层以使所述本体中的每个的两个侧壁暴露出来；以及通过将所述本体经由所述开口部所暴露出的部分硅化，来在所述本体中形成掩埋位线；其中，形成具有所述开口部的所述保护层的步骤包括以下步骤：在包括所述本体的经刻蚀的半导体衬底的整个表面上形成第一保护层；在所述第一保护层上形成第二保护层；在所述第二保护层上形成第一牺牲层以间隙填充所述沟槽；部分地刻蚀所述第一牺牲层与所述第二保护层；在凹陷的所述第二保护层与凹陷的所述第一牺牲层上形成第二牺牲层以间隙填充所述沟槽；部分地刻蚀所述第二牺牲层；形成第三保护层作为间隔件以覆盖被经部分刻蚀的所述第二保护层暴露出的所述第一保护层；通过选择性地去除经部分刻蚀的第一牺牲层与第二牺牲层来形成初步开口部；以及选择性地去除被初步开口部暴露出的所述第一保护层。8.如权利要求7所述的方法，其中，形成所述掩埋位线的步骤包括跨所述本体在两个侧壁之间的长度地将每个所述本体完全硅化的硅化工艺。9.如权利要求7所述的方法，其中，形成所述掩埋位线的步骤包括以下步骤：在包括具有所述开口部的所述保护层的经刻蚀的半导体衬底的整个表面上形成导电层；以及执行退火以使所述导电层与所述本体反应，并且将所述本体经由所述开口部所暴露出的部分硅化。10.一种形成掩埋位线的方法，包括以下步骤：形成本体结构和保护层，所述本体结构具有包括第一本体部分、位于所述第一本体部分之下的第二本体部分以及位于所述第二本体部分之下的第三本体部分的本体，所述保护层具有开口部以使所述第二本体部分的两个侧壁暴露出来；以及通过将被所述开口部暴露出的所述第二本体部分硅化来形成掩埋位线；其中，形成所述本体结构的步骤包括以下步骤：通过刻蚀半导体衬底来形成所述第一本体部分；形成覆盖所述第一本体部分中的每个的两个侧壁的第一保护层；通过使用所述第一保护层刻蚀所述半导体衬底来形成所述第二本体部分...

【专利技术属性】
技术研发人员：金裕松，郑镇基，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
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