制造隔离电容器的方法及其结构技术

提供一种用于制造隔离电容器的方法和结构。该方法包括同时形成穿过SOI和掺杂多晶层而到达下覆绝缘体层的多个深沟槽和围绕多个深沟槽的群组或阵列的一个或更多个隔离沟槽。该方法还包括利用绝缘体材料对多个深沟槽和一个或更多个隔离沟槽进行加衬。该方法还包括利用在绝缘体材料上的传导材料填充多个深沟槽和一个或更多个隔离沟槽。深沟槽形成深沟槽电容器并且一个或更多个隔离沟槽形成一个或更多个隔离极板，该一个或更多个隔离极板将深沟槽电容器的至少一个群组或阵列与深沟槽电容器的另一个群组或阵列隔离。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及半导体结构和制造方法，更特别地涉及制造隔离电容器的方法和所得到的结构。
技术介绍
通过使用SOI (绝缘体上硅)衬底已经大大改善CMOS逻辑器件的性能。而且，通过在逻辑芯片内集成DRAM隔间(compartment)(例如，在SOI上的嵌入式DRAM)实现了 SOI 逻辑芯片的进一步改善。动态随机存取存储器(DRAM)是一种随机存取存储器，其在集成电路内的分开电容器中存储每个数据比特。与SRAM中的六个晶体管相比，DRAM的优势在于它的结构简单性，即，每个比特仅需要一个晶体管和电容器。这允许DRAM达到非常高的密度。数十年来，DRAM单元结构已经成功缩减到日益变小的尺寸，这允许降低制造成本和增加DRAM单元结构内的集成度。尽管数十年来已经成功缩减DRAM单元结构，但是DRAM单元结构的缩减并不是完全没有问题。具体而言，这样的缩减尽管对于动态随机存取存储器单元结构内的场效应晶体管和存储电容器二者在物理上可实现，但是就当强有力地缩减时的存储器电容器可能不具有足够用于动态随机存取存储器单元结构的正常操作的存储电容而言，这样的缩减对于存储电容器是有问题的。然而，变得越来越难以在减小的尺寸下维持增强的性能。尤其是形成掩埋极板电极变得极其有挑战性。例如，在SOI中的深沟槽电容器的情况下，常规扩散掺杂或注入工艺变得非常难以通过越来越小的深沟槽开口。也就是，随着深沟槽的开口变得更小，变得越来越难以将掺杂剂注入到开口中，以便从衬底材料形成极板之一。而且，在掺杂工艺期间， 不希望的注入物被注入到SOI中。附加地，由于深沟槽之间的小的间隔，所以DT阵列之间的泄漏成为问题。该泄漏(即，深沟槽之间缺乏隔离)导致相邻的电容器同时接通和关断。 而且已经发现，在SOI键合/退火工艺之后，诸如磷之类的掺杂剂往往从外延层扩散到下覆 (underlying)衬底中,这会引起隔离问题。因此，本领域中存在对于克服以上描述的缺陷和限制的需求。
技术实现思路
在本专利技术的第一方面中，一种方法包括同时形成穿过SOI和掺杂多晶层而到达下覆绝缘体层的多个深沟槽和围绕多个深沟槽的群组或阵列的一个或更多个隔离沟槽。该方法还包括利用绝缘体材料对多个深沟槽和一个或更多个隔离沟槽进行加衬。该方法还包括利用在绝缘体材料上的传导材料填充多个深沟槽和一个或更多个隔离沟槽。该深沟槽形成深沟槽电容器并且一个或更多个隔离沟槽形成一个或更多个隔离极板，该一个或更多个隔离极板将深沟槽电容器的至少一个群组或阵列与深沟槽电容器的另一个群组或阵列隔离。在本专利技术的另一方面中，一种方法包括在衬底上形成绝缘体层。该方法还包括在绝缘体层上形成掺杂多晶层。该方法还包括将绝缘体上硅(SOI)结构键合到掺杂多晶层。该方法还包括在掺杂的多晶层和SOI结构中形成多个深沟槽和围绕多个深沟槽的阵列或群组的一个或更多个隔离沟槽。该方法还包括在深沟槽和一个或更多个隔离沟槽的侧壁上形成绝缘体层。该方法还包括在绝缘体层上方形成传导金属。在本专利技术的又一方面中，一种结构包括形成在SOI和η+掺杂多晶层中的深沟槽电容器的一个或更多个群组。深沟槽电容器包括绝缘体材料，该绝缘体材料在η+掺杂多晶层与形成在沟槽中的传导极板之间并且与η+掺杂多晶层和传导极板直接接触。该结构还包括形成在SOI和η+掺杂多晶层中的一个或更多个深沟槽隔离结构，该深沟槽隔离结构将深沟槽电容器的一个或更多个群组中的至少一个群组与另一群组隔离。在本专利技术的另一方面中，提供一种在机器可读存储介质中有形地实现用于设计、 制造或测试集成电路的设计结构。该设计结构包括本专利技术的结构。在另一实施例中，一种编码在机器可读数据存储介质上的硬件描述语言(HDL)设计结构包括当在计算机辅助设计系统中处理时生成包括本专利技术的结构的隔离电容器结构(ISC)的机器可执行表示的元件。 在又一实施例中，提供一种在计算机辅助设计系统中的方法以用于生成ISC的功能设计模型。该方法包括生成ISC的结构元件的功能表示。附图说明通过本专利技术示例性实施例的非限制性示例的方式，参照所标示的多个附图在以下的详细描述中描述本专利技术。图I示出了根据本专利技术各方面的起始结构；图2至图9示出了根据本专利技术各方面的附加结构和相应的处理步骤；图10示出了图9的结构的顶视图；以及图11是用在半导体设计、制造和/或测试中的设计过程的流程图。具体实施方式本专利技术涉及半导体结构和制造方法，并且更特别地涉及制造隔离电容器的方法和所得到的结构。更具体而言，本专利技术针对使用掩埋隔离极板在SOI上制造eDRAM的方法。在一些实施例中，掩埋隔离极板是多晶硅极板。有利地，掩埋隔离极板提供电容器的每个阵列或群组之间的隔离，同时消除η带之间的泄漏。本专利技术还消除在SOI中的不希望的注入物， 以及相比常规方法而言改善缩减能力。例如，通过使用本专利技术，可以缩减器件，而无需考虑通过小的深沟槽开口的注入。图I示出了根据本专利技术的起始结构。起始结构例如包括具有氧化物层12的施主衬底10。在一些实施例中，施主衬底10是硅(SOI)。氧化物12可以使用本领域技术人员已知的热氧化工艺来沉积。氧化物12可以具有大约150nm的厚度；但本专利技术也设想其它尺寸。图2示出了离子注入工艺。例如，离子注入工艺是形成层14的H+离子注入工艺。 图I和图2的结构是本领域技术人员熟知的传统结构，并且因而这里无需进一步说明。图3示出了根据本专利技术的另一结构和处理步骤。在图3中，在衬底16上沉积绝缘体层18。绝缘体层18可以具有大约IOOGA的厚度；但本专利技术也设想其它尺寸。在一些实施例中，绝缘体层18例如可以是氧化物、氮化物、氧化铪、高k材料或其它介电材料。在一些实施例中，绝缘体层18充当扩散阻挡层以阻止掺杂剂扩散到下覆层中。掺杂多晶层20 沉积在绝缘体层18上。在一些实施例中，掺杂多晶层20是N+多晶层，这可以使用常规化学气相沉积工艺来沉积。掺杂多晶层20为约4微米厚。该厚度有利地提供足够形成深沟槽的材料，同时确保掺杂多晶层20可以充当电容器的极板。掺杂多晶层20的使用消除了如在常规制造工艺中那样的对沟槽结构进行掺杂的需要。而且，通过使用掺杂多晶层20，容易将结构缩减到较小的节点，因为不存在用于在深沟槽结构内掺杂的进一步处理要求。有利地，掺杂多晶层20也阻止在SOI层10中的不希望的注入物。在图4中，使用常规键合技术将图2和图3的结构键合在一起。例如，图2的结构可以翻转并且使用例如粘接键合技术键合到图3的结构。相应地，在形成掺杂多晶层20之后，可以直接键合到氧化物层12。在图5中，使用常规剥离工艺来剥离施主衬底10以形成 SOI 层 10。在图6中，使用常规工艺在SOI层10上方布置光致抗蚀剂掩膜22。例如，可以通过旋涂将光致抗蚀剂掩膜22沉积在焊盘膜(氧化物/氮化物)上方，该焊盘膜是使用CVD 工艺沉积在SOI层10上的。在一些实施例中，然后使用常规光刻工艺对光致抗蚀剂掩膜22 进行构图。例如，可以使光致抗蚀剂掩膜22曝光以在其中开孔。该孔将与在结构内形成的沟槽对应。在图7a中，结构经历刻蚀工艺，以便同时形成深沟槽24a和24b。在一些实施例中，深沟槽24a围绕深沟槽24b，由此隔离深沟槽24b。有利地，深沟槽24a用于形成掩埋隔离极板(或深沟)，其在电容器的每个阵列或群组本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：权五正，李准东，P·C·帕里斯，D·J·谢皮斯，
申请(专利权)人：国际商业机器公司，
类型：
国别省市：