具有低密度低延迟和高密度高延迟块的宽输入输出存储器制造技术

本发明专利技术提供外部存储器，其具有高密度高延迟存储块和低密度低延迟存储块。所述两个存储块可由一个或一个以上处理功能单元分开存取。所述存取可以是直接存储器存取，或者是借助于总线或光纤网络交换机。穿裸片通孔可以将所述外部存储器连接到包括所述一个或一个以上处理功能单元的裸片。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及电子存储器，且更确切地说，涉及随机存取存储器。
技术介绍
在许多应用中，DRAM(动态随机存取存储器)存储由一个或一个以上处理单元使用的数据和指令。虽然处理单元通常集成在单个硅裸片(芯片)上，但是一部分DRAM或整个DRAM可集成在与处理单元相同的裸片上，或者一部分DRAM可集成在电耦合到含有处理单元的裸片的单独裸片上。集成在与含有存取DRAM的处理单元的裸片分开的裸片上的DRAM可以称为外部存储器。外部存储器可设计成成本相对较低但密度较高，其中密度可指代每单位面积的硅裸片上的字节数目，或者可以存储和存取的字节的总数。然而，折中是一个裸片上的外部存储器与另一裸片上的处理单元之间的常规电耦合可能没有足够的带宽来支撑外部存储器与处理单元之间的高速通信。在一些应用中，DRAM可嵌入在与存取DRAM的处理单元相同的裸片上，简称为eDRAM(嵌入式DRAM)。嵌入允许较宽的总线和存取速度，使得eDRAM是相对低延迟的存储器。与制造DRAM的较简单工艺相比，将处理单元通常制造成CMOS (互补金属氧化物半导体)逻辑的成本相对较高，因为涉及的处理步骤较多。相应地，增加制造与逻辑(处理单元)一起嵌入的eDRAM的处理步骤会增加总制造成本。此外，在具有其它处理单元的裸片上嵌入eDRAM会消耗宝贵的裸片面积。因为每单位裸片的成本随着裸片面积的增加而实质性增加，所以制造包括eDRAM和CMOS逻辑两者的裸片可能对于一些应用来说在经济方面不可行。
技术实现思路
在一实施例中，一种封装集成电路包含具有随机存取存储器的第一裸片，其中所述随机存取存储器包含具有第一延迟的第一存储块，和具有小于所述第一延迟的第二延迟的第二存储块。所述封装集成电路还包含第二裸片，其具有有源侧，和用以将所述有源侧电耦合到所述随机存取存储器的穿裸片通孔。在另一实施例中，一种封装集成电路包含:第一裸片，其具有随机存取存储器，所述随机存取存储器具有有第一延迟的第一存储块，有小于所述第一延迟的第二延迟的第二存储块，电耦合到所述第一存储块的第一组封装触点，和电耦合到所述第二存储块的第二组封装触点。所述封装集成电路还包含第二裸片，其包括有源侧，电耦合到所述有源侧且电耦合到所述第一组封装触点的第三组封装触点，和电耦合到所述有源侧且电耦合到所述第二组封装触点的第四组封装触点。在另一实施例中，一种系统包含:第一裸片，其具有有第一密度和第一延迟的第一存储块，和有小于所述第一密度的第二密度和大于所述第一延迟的第二延迟的第二存储块。所述系统还包含:第二裸片，其具有用以存取存储在所述第一裸片中的数据的第一功能单元，和与所述第一功能单元通信的第一高速缓冲存储器，其中所述第一高速缓冲存储器具有对所述第一存储块的直接存储器存取。在另一实施例中，一种系统包含封装集成电路，其包括具有随机存取存储器的第一裸片，所述随机存取存储器具有有第一延迟的第一存储块，和有小于所述第一延迟的第二延迟的第二存储块。所述封装集成电路还包括第二裸片，其具有有源侧，和用以将所述有源侧电耦合到所述随机存取存储器的穿裸片通孔。所述系统还包含例如机顶盒、音乐播放器、视频播放器、娱乐单元、导航装置、通信装置、个人数字助理(PDA)、固定位置数据单元或计算机等装置，所述封装集成电路集成到所述装置中。在另一实施例中，一种封装集成电路包含具有随机存取存储器的第一裸片，所述随机存取存储器具有有第一延迟的第一存储块，和有小于所述第一延迟的第二延迟的第二存储块。所述封装集成电路还包含第二裸片，其具有有源侧，和用以将所述有源侧电耦合到所述随机存取存储器的装置。在另一实施例中，一种借助于形成于所述第二裸片中的穿裸片通孔将信号从第二裸片发送到形成于第一裸片上的随机存取存储器的方法。所述随机存取存储器具有有第一延迟的第一存储块；和具有有小于所述第一延迟的第二延迟的第二存储块。所述穿裸片通孔将所述第二裸片上的有源侧电耦合到所述随机存取存储器。附图说明图1图解说明用以存取外部存储器的系统架构。图2是具有使用穿裸片通孔耦合到裸片的外部存储器的堆叠集成电路封装的平面图。图3是使用面对面封装堆叠耦合到裸片的外部存储器的平面图。图4图解说明用以存取外部存储器的系统架构。图5图解说明用以存取外部存储器的系统架构。图6图解说明采用一实施例的一个或一个以上通信系统。具体实施例方式在下文的描述中，术语“一些实施例”的范围不应限于意味着一个以上实施例，而是所述范围可包含一个实施例、一个以上实施例，或者可能是全部实施例。图1是一实施例的高级架构图，其中标记为102的框内的组件可集成到单个裸片的有源侧上。标记为104的框包括存储器，所述存储器可称为外部存储器，且因此将被简单地称为外部存储器104。外部存储器104可集成到单个裸片的有源侧上，与框102内的组件所集成到的裸片分开。用于外部存储器104和框102的组件的裸片可彼此堆叠，且封装在一起，以便构成多芯片封装。外部存储器104不限于任何特定存储器技术，且举例来说，可包括DRAM或MRAM (磁阻随机存取存储器)。外部存储器104包括两个存储块，图上通过使用虚线106来区分。标签108标示的存储块是相对高密度高延迟的存储器，且标签110标示的存储块是相对低密度低延迟的存储器。高密度存储器可包括用于实现面积效率的多级别存储器的层级，代价是字线较长，需要相对大量的循环来存取或写入数据。低延迟存储器可包括相对短的字线，代价是面积效率，其中字线可允许用于每一存取的全电荷感测和预充电以帮助提供低延迟。高密度高延迟存储器可具有数倍或更多倍于低密度低延迟存储器的延迟。举例来说，低密度低延迟存储器可具有零或一个总线循环的延迟。对于一些应用来说，高密度高延迟存储器可具有在256Mb (兆位)到8Gb (千兆位)的范围内的存储器密度(大小或容量)，而低密度低延迟存储器可具有在IMbit到256Mbit的范围内的存储器密度。存储器密度的这些值仅用作实例，且随着技术的进步，存储器密度趋向于增加。功能单元112、114和116是处理功能单元。举例来说，处理功能单元可以是微处理器核心、调制解调器核心或编解码器核心，且举例来说，可实施为专用集成电路，或实施为可编程门阵列。在图1的特定实施例中，每一处理功能单元可存取I级高速缓冲存储器，由标签118、120和122标示。可能存在额外的高速缓冲存储器级，例如举例来说第二级高速缓冲存储器，由标签124、126和128指示。为了便于图解说明，在图1的实施例中仅图解说明了具有其对应高速缓冲存储器的三个处理功能单元。其它实施例可具有不同数目的处理功能单元和高速缓冲存储器。高速缓冲存储器124、126和128电耦合到互连功能单元130，以便可存取外部存储器。举例来说，互连功能单元130可以是总线或光纤网络交换机。存储器控制器132和134允许互连功能单元130从外部存储器104读取数据和向外部存储器104写入数据。在图1的图解说明中，箭头136和138表示外部存储器电耦合到互连功能单元130，其中此电耦合可包括一种以上物理互连，且可通过穿裸片通孔来实现，如图2的实施例中图解说明。图2是根据一个或一个以上实施例的封装集成电路的简化平面图(未按比例绘制)。图2中图解说明的集成电路封装利用倒装本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】2010.08.24 US 12/862,0941.一种封装集成电路，其包括: 第一裸片，其包括随机存取存储器，所述随机存取存储器包括具有第一延迟的第一存储块，和具有小于所述第一延迟的第二延迟的第二存储块；以及 第二裸片，其包括有源侧，和用以将所述有源侧电耦合到所述随机存取存储器的穿裸片通孔。2.根据权利要求1所述的封装集成电路，所述第一存储块具有第一存储器密度，且所述第二存储块具有小于所述第一存储器密度的第二存储器密度。3.根据权利要求2所述的封装集成电路，其中所述第一存储器密度在128Mb到8Gb的范围内。4.根据权利要求2所述的封装集成电路，其中所述第二存储器密度在IMb到256Mb的范围内。5.根据权利要求1所述的封装集成电路，其中所述第一延迟比所述第二延迟大至少两倍。6.根据权利要求1所述的封装集成电路，其中所述第二延迟选自由零循环和I个循环组成的群组。7.根据权利要求1所述的封装集成电路，其中所述随机存取存储器是选自由动态随机存取存储器和磁阻随机存取存储器组成的群组。8.一种封装集成电路，其包括: 第一裸片，其包括随机存取存储器，所述随机存取存储器包括具有第一延迟的第一存储块，具有小于所述第一延迟的第二延迟的第二存储块，电耦合到所述第一存储块的第一组封装触点，和电耦合到所述第二存储块的第二组封装触点；以及 第二裸片，其包括有源侧，电耦合到所述有源侧且电耦合到所述第一组封装触点的第三组封装触点，和电耦合到所述有源侧且电耦合到所述第二组封装触点的第四组封装触点。9.根据权利要求8所述的封装集成电路，所述第一存储块具有第一存储器密度，且所述第二存储块具有小于所述第一存储器密度的第二存储器密度。10.根据权利要求9所述的封装集成电路，其中所述第一存储器密度在128Mb到8Gb的范围内。11.根据权利要求9所述的封装集成电路，其中所述第二存储器密度在IMb到256Mb的范围内。12.根据权利要求8所述的封装集成电路，其中所述第一延迟比所述第二延迟大至少两倍。13.根据权利要求8所述的封装集成电路，其中所述第二延迟选自由零循环和I个循环组成的群组。14.一种系统,其包括: 第一裸片，其包括具有第一密度和第一延迟的第一存储块，和具有小于所述第一密度的第二密度和大于所述第一延迟的第二延迟的第二存储块；以及 第二裸片，其包括用以存取存储在所述第一裸片中的数据的第一功能单元，和与所述第一功能单元通信的第一高速缓冲存储器，其中所述第一高速缓冲存储器具有对所述第一存储块的直接存储器存取。15.根据权利要求14所述的系统，所述第二裸片进一步包括与所述第一功能单元通信的第二高速缓冲存储器，其中所述第二高速缓冲存储器具有对所述第二存储块的直接存储器存取。16.根据权利要求15所述的系统，其中所述第二高速缓冲存储器是比所述...

【专利技术属性】
技术研发人员：顾时群，马修·M·诺瓦克，阿南德·斯里尼瓦桑，
申请(专利权)人：高通股份有限公司，
类型：
国别省市：