对光刻系统中的闪烁效应的校正技术方案

本发明专利技术描述了一种用于减小由用于将设计布局成像到衬底上的光刻设备产生的闪烁效应的方法。通过将曝光场处的设计布局的密度分布图与点扩散函数(PSF)进行数学组合来模拟光刻系统的曝光场中的闪烁分布图，其中闪烁分布图上的系统特定的效应可以被包含到所述模拟中。通过使用所确定的闪烁分布图计算设计布局的依赖于位置的闪烁校正，由此减小所述闪烁效应。在所述模拟中所包含的所述系统特定的效应中的一些是：由于来自掩模的黑边界的反射造成的闪烁效应、由于来自限定曝光狭缝的一个或更多个掩模版遮蔽刀片的反射造成的闪烁效应、由于过扫描造成的闪烁效应、由于来自动态气锁(DGL)机制的气锁子孔径的反射造成的闪烁效应和由于来自相邻曝光场的贡献造成的闪烁效应。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术整体上涉及光刻成像，尤其涉及在补偿光刻设备的系统引起的闪烁效应的情况下校正制造掩模的设计布局。
技术介绍
光刻设备是一种将所需图案应用到衬底上，通常是衬底的目标部分上的机器。例如，可以将光刻设备用在集成电路(IC)的制造中。在这种情况下，可以将可选地称为掩模或掩模版的图案形成装置用于生成在所述IC的单层上待形成的电路图案。可以将该图案转移到衬底(例如，硅晶片)上的目标部分(例如，包括一部分管芯、一个或多个管芯)上。通常，图案的转移是通过把图案成像到提供到衬底上的辐射敏感材料(抗蚀剂)层上进行的。通常，单独的衬底将包含被连续形成图案的相邻目标部分的网络。已广泛地承认光刻术是IC和其它的器件和/或结构制造中的关键步骤之一。然而，随着使用光刻术制造的特征的尺寸变得越来越小，光刻术正在成为使得能够制造微型的IC或其他器件和/或结构的更加关键的因素。上文所述的光刻掩模包括与待集成到硅晶片上的电路部件相对应的几何图案。用于产生这样的掩模的图案被使用CAD(计算机辅助设计)程序产生，该过程经常被称作为EDA(电子设计自动化)。大多数CAD程序遵循一套预定的设计规则，用于产生功能性的掩模。这些规则由处理和设计限制设定。例如，设计规则定义了电路器件(诸如栅极、电容器等)或互连线之间的间隔容差，以便确保电路器件或线不会以不被期望的方式彼此相互作用。该设计规则限制通常被称为“临界尺寸”(CD)。电路的临界尺寸可以被定义为线或孔的最小宽度或两条线或两个孔之间的最小间隔。于是，CD确定了所设计的电路的整体尺寸和密度。当然，在集成电路制作中的目标之一是(借助掩模)在晶片上忠实地复现原始的电路设计。通过如等式(1)中所示出的分辨率的瑞利准则来给出图案印刷的极限的理论估计: CD=k1*λ/NA其中，λ是所使用的辐射的波长，NA是用于印刷图案的投影系统的数值孔径，1^是依赖于工艺的调整因子，也称为瑞利常数，以及⑶是所印刷的特征的特征尺寸(或临界尺寸)。从等式(1)可以得出，可以以三种方式实现减小特征的最小可印制尺寸:通过缩短曝光波长λ、通过增加数值孔径NA或通过减小Ic1的值。通常，Ic1越小，越难以在晶片上复现与电路设计者所设计的形状和尺寸相类似的、用于实现特定的电学功能和性能的图案。为了克服这些困难，复杂的精细调节步骤被施加至照射源、投影系统以及掩模设计。这些包括例如但不限于NA和光学相干性设定的优化、定制的照射方案、相移掩模的使用，在掩模布局中可能包括使用亚分辨率辅助特征(SRAF)的光学邻近效应校正(OPC)、或通常定义为“分辨率增强技术(RET)”的其他方法。所述RET技术可能涉及修改设计布局，可以被称为光学增强特征(OEF)。如上所述，为了缩短曝光波长并因此减小最小可印制尺寸，已经提出使用波长在深紫外(DUV)或极紫外(EUV)体系中的辐射源。虽然DUV波长体系已经被在商业上利用，但是EUV波长体系由于与DUV体系相比具有甚至更短的波长的明显的原因，正快速地变成为有吸引力的商业技术。EUV辐射是波长在5-20nm的范围内的电磁辐射，例如波长在13_14nm的范围内。进一步地，已经提出可以使用波长小于IOnm的EUV辐射，例如波长在5-lOnm的范围内，诸如6.7nm或6.8nm。这样的福射被用术语称为极紫外福射或软x_射线福射。可能的源例如包括激光产生等离子体源、放电等离子体源、或基于由电子储存环提供的同步加速器辐射的源(尤其是对于χ射线波长)。然而，EUV光刻系统具有一些独特的特点，针对于光刻模拟来说其需要被谨慎处理。因为EUV投影光刻系统需要依赖于反射性的光学元件和具有三维形貌的掩模，以及为了形成图像通常使用倾斜照射，一些不被期望的阴影和闪烁效应在光刻过程中发生，其需要被克服。闪烁通常被定义为不被期望的背景光(即噪声)，其是由于光学路径中的光学表面的粗糙度导致的光的散射引起。闪烁劣化了像平面处的图像对比度。因此，期望尽可能大地减小闪烁。 “具有闪烁的空间图像”等同于“没有闪烁的空间图像”与点扩散函数(PSF)的卷积与该散射相加。上述可以被表达成:本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】2010.09.14 US 61/403,3831.一种用于减小由用于将设计布局成像到衬底上的光刻系统产生的闪烁效应的方法，所述方法包括步骤: 通过将曝光场处的设计布局的密度分布图与点扩散函数(PSF)进行数学组合来模拟光刻系统的曝光场中的闪烁分布图，其中闪烁分布图上的系统特定的效应被包含到所述模拟中；和 通过使用所确定的闪烁分布图来计算设计布局的依赖于位置的闪烁校正，由此减小所述闪烁效应。2.根据权利要求1所述的方法， 其中所述系统特定的效应包括下述中的一个或更多个:由于来自掩模的黑边界的反射造成的闪烁效应、由于来自用于限定曝光狭缝的一个或更多个掩模版遮蔽刀片的反射造成的闪烁效应、由于过扫描造成的闪烁效应、由于来自动态气锁(DGL)机制的气锁子孔径的反射造成的闪烁效应和由于其他相邻的曝光场的贡献造成的在特定的曝光场内的闪烁效应。3.根据权利要求1所述的方法，其中所述PSF是各向异性的，以模拟下述效应中的一个或更多个:由于来自掩模的黑边界的反射造成的闪烁效应、由于来自用于限定曝光狭缝的一个或更多个掩模版遮蔽刀片的反射造成的闪烁效应、由于过扫描造成的闪烁效应、由于来自动态气锁(DGL)机制的气锁子孔径的反射造成的闪烁效应和由于其他相邻的曝光场的贡献造成的在特定的曝光场内的闪烁效应。4.根据权利要求1所述的方法，其中所述密度分布图包括在被光学增强特征(OEF)修改之后所述设计布局的表示。5.根据权利要求1所述的方法，其中所述密度分布图由下述步骤生成: 获得单个芯片的设计布局，其中在曝光场处的总设计布局包括一个或更多个基本上相同的单个芯片的设计布局； 获得具有关于曝光场内的每个单个芯片位置的信息的位置数据库；和 使用所述位置数据库重现曝光场内的单个芯片的设计布局。6.根据权利要求1所述的方法，其中所述方法还包括: 使用相对粗糙的栅格来近似曝光场处的设计布...

【专利技术属性】
技术研发人员：刘华玉，刘伟，李江伟，陈洛祁，江泂，
申请(专利权)人：ASML荷兰有限公司，
类型：
国别省市：