一种基于Bypass技术的低功耗乘法器制造技术

本发明专利技术公开了一种低功耗高速乘法器装置，实现两个N位操作数相乘运算，主要采用基于门控行列Bypass技术的全加器和半加器，该乘法器包括Booth编码逻辑，Booth译码逻辑，基于Bypass的部分积压缩树和快速加法器等部件。Booth编码与译码逻辑，采用改进型Booth编码方式，对2个N位操作数进行处理，得到M个部分积。部分积压缩树对M个部分积进行处理，其压缩树的基本单元为基于行列Bypass的全加器和半加器，该Bypass技术使用门控单元来选择性关闭部分求和逻辑，减少晶体管的活动开关性，降低关键路径上的延时，从而做到高性能低功耗设计。

【技术实现步骤摘要】

本专利技术属于集成电路设计中的乘法运算
，尤其涉及一种基于Bypass技术的低功耗乘法器。
技术介绍
乘法器是集成电路中的重要部件，承担了大量的计算任务，广泛应用于芯片的模块设计中。乘法器一般处于芯片的关键路径中，其速度的快慢，功耗的大小对整个芯片的性能功耗有决定性的作用。随着芯片技术的发展和纳米级工艺的进步，性能和功耗已成为评价芯片的两个最重要指标。工艺朝着更小纳米级的方向发展，给芯片的速度带来了一定的提升，却对低功耗的设计提出了挑战，而嵌入式系统的应用对低功耗提出更高要求，特别是消费电子类芯片，因此低功耗芯片设计成为业界的研究热点。一般地，高速乘法器采用Booth编码和树型结构进行设计，对于两个N位操作数A，B的乘法操作，对B操作数进行Booth编码，以减少部分积数目，进而减少累加级数的延时；然后对Booth译码后的部分积进行树型压缩，相比于阵列式压缩，树型压缩可以大大降低累加的延时；最后利用一个快速加法器将树型压缩的两个2N位结果求和，得到最终的2N位乘法结果。针对乘法器低功耗设计，学术界提出的较热门技术有行Bypass和列Bypass技术，其主要思想是I位全加器将输入本文档来自技高网...

【技术保护点】
一种基于Bypass技术的乘法器，所述乘法器用于接收两个操作数，并对其进行乘法操作，其包括：Booth编码模块、Booth译码模块、部分积压缩树和快速加法器306；其中，Booth编码模块对第一个操作数进行Booth编码；Booth译码模块根据所述Booth编码模块输出的Booth编码对乘法器的第二个操作数进行译码而得到多组部分积；所述部分积压缩树处理所述多组部分积，得到两个压缩结果；所述快速加法器将所述两个压缩结果进行加法操作，从而得到最终的乘法结果；其中所述部分积压缩树的基本单元为基于行列Bypass的全加器和半加器。

【技术特征摘要】
1.种基于Bypass技术的乘法器，所述乘法器用于接收两个操作数，并对其进行乘法操作，其包括=Booth编码模块、Booth译码模块、部分积压缩树和快速加法器306 ;其中，Booth编码模块对第一个操作数进行Booth编码；B00th译码模块根据所述Booth编码模块输出的Booth编码对乘法器的第二个操作数进行译码而得到多组部分积；所述部分积压缩树处理所述多组部分积，得到两个压缩结果；所述快速加法器将所述两个压缩结果进行加法操作，从而得到最终的乘法结果；其中所述部分积压缩树的基本单元为基于行列Bypass的全加器和半加器。2.权利要求1所述的乘法器，其特征在于，所述基于行列Bypass的全加器和半加器包括门控单元和加法模块，所述门控单元选择性地关闭所述加法模块。3.权利要求1所述的乘法器，其特征在于，所述基于行列Bypass的全加器接收三位输入数据，其中两位输入数据相或后作为控制信号控制所述全加器是否执行加法操作；所述基于行列Bypass的半加器接收两位输入数据，其中一位输入数据作为控制信号控制所述半加器是否执行半加操作。4.权利要求1所述的乘法器，其特征在于，所述全加器包括加法模块、门控单元和选通器，其接收三位输入数据，包括加法模块、门控单元和选通器，其接收三位输入数据，其中两位输入数据经过或门后作为门控单元和选通器的控制信号，以打开或关闭所述加法模块；如果所述加法模块被关闭，则该全加器的输出为第三位输入数据，如果所述加法器被打开，则所述第三位输入数据和所述两位输入数据的与信号作为所述加法模块的两个输入。5.权利要求1所述的乘法器，其特征在于，所述半加器包括加法器、门控单元和选通器，其接收两位输入数据，其中一位输入数据作为门控单元和选通器的控制信号，以打开或...

【专利技术属性】
技术研发人员：王东琳，侯化成，王惠娟，肖偌舟，林玻，张志伟，
申请(专利权)人：中国科学院自动化研究所，
类型：发明
国别省市：