本发明专利技术公开了一种低功耗高速乘法器装置，实现两个N位操作数相乘运算，主要采用基于门控行列Bypass技术的全加器和半加器，该乘法器包括Booth编码逻辑，Booth译码逻辑，基于Bypass的部分积压缩树和快速加法器等部件。Booth编码与译码逻辑，采用改进型Booth编码方式，对2个N位操作数进行处理，得到M个部分积。部分积压缩树对M个部分积进行处理，其压缩树的基本单元为基于行列Bypass的全加器和半加器，该Bypass技术使用门控单元来选择性关闭部分求和逻辑，减少晶体管的活动开关性，降低关键路径上的延时，从而做到高性能低功耗设计。
【技术实现步骤摘要】
本专利技术属于集成电路设计中的乘法运算
，尤其涉及一种基于Bypass技术的低功耗乘法器。
技术介绍
乘法器是集成电路中的重要部件，承担了大量的计算任务，广泛应用于芯片的模块设计中。乘法器一般处于芯片的关键路径中，其速度的快慢，功耗的大小对整个芯片的性能功耗有决定性的作用。随着芯片技术的发展和纳米级工艺的进步，性能和功耗已成为评价芯片的两个最重要指标。工艺朝着更小纳米级的方向发展，给芯片的速度带来了一定的提升，却对低功耗的设计提出了挑战，而嵌入式系统的应用对低功耗提出更高要求，特别是消费电子类芯片，因此低功耗芯片设计成为业界的研究热点。一般地，高速乘法器采用Booth编码和树型结构进行设计，对于两个N位操作数A，B的乘法操作，对B操作数进行Booth编码，以减少部分积数目，进而减少累加级数的延时；然后对Booth译码后的部分积进行树型压缩，相比于阵列式压缩，树型压缩可以大大降低累加的延时；最后利用一个快速加法器将树型压缩的两个2N位结果求和，得到最终的2N位乘法结果。针对乘法器低功耗设计，学术界提出的较热门技术有行Bypass和列Bypass技术，其主要思想是I位全加器将输入A，B，Ci中的某一个操作数作为选通信号，如果其值为0，那么关闭该全加器，将另外两个操作数传递到下一级使用。图1为采用行Bypass技术的4X4阵列乘法器，每一行全加器使用同一个控制信号判断是否进行行Bypass操作，当门控和选通器的控制信号为O时，将输入操作数直接传递到下一级全加器，当选通信号为I时，执行FA的加法运算；图2为采用列Bypass技术的4X 4阵列乘法器，每一列全加器使用同一个控制信号判断是否进行列Bypass操作，当控制信号为O时,该列的加法器全部被Bypass掉，相应的操作数传递到下一级加法器中。通过上面分析得知，行Bypass和列Bypass可以选择性的关闭部分运算模块，Bypass全加器单元相比于常规全加器FA，当输入数据流向Bypass路径时，活动的晶体管只有两个选通器，可大大减少晶体管的动态功耗，同时关键路径的延时也得到降低。但是，这两种技术只能应用在较低速的阵列乘法器当中，这是因为只有部分积使用阵列式压缩累加的时候，才能使用行Bypass和列Bypass技术,具有一定局限性。由于树型结构的不规则性，行Bypass技术和列Bypass技术无法应用在树型乘法器中。所以，本文提出一种通用的行列Bypass技术，既可应用于阵列乘法器设计，也可应用于Booth编码，树型乘法器的设计，还可用于各种压缩树结构中，以实现高性能低功耗设计。
技术实现思路
有鉴于此，本专利技术的主要目的在于提供一种采用Bypass技术的高性能低功耗乘法器装置，通过关闭无效通路的方式有效降低乘法器的功耗。为达到以上目的，本专利技术提出了一种基于Bypass的高速低功耗乘法器。该高速低功耗乘法器采用一种基于门控单元的行列Bypass技术，该行列Bypass技术既可应用与阵列乘法器设计，也可应用与Booth编码，树型乘法器的设计，还可用于各种压缩树结构中，以实现部分积压缩，达到高性能低功耗设计。从上述技术方案可以看出，本专利技术具有以下有益效果:本专利技术的最大特点是在实现高性能的同时进行了低功耗设计。其低功耗设计的核心部件是基于行列Bypass的全加器单元(FA)和半加器单元(HA)，用输入信号作为Bypass的选通信号，选择性关闭图6中示出的A+1结构601和A+B+1结构，以降低其开关活动性。相比常规全加器604,基于行列Bypass的全加器在性能和功耗上均有优势,如果Bypass成功，那么关键路径上只有或门和选通，性能明显提升，因为常规全加器的关键路径上有一级与门，一级或门和一级异或门，同理，基于行列Bypass的半加器相比于常规半加器602，也有性能功耗上的提升。通过分析得知，采用Bypass结构实现的乘法器较采用标准结构实现的乘法器在性能和功耗上都有一定程度的改善。用C语言搭建基于本专利技术构建的16 X 16的改进型基4Booth编码型Wallance树乘法器模型，使用0-1随机分布全覆盖测试进行仿真，得到的Bypass概率约为40%，而根据图3所示，当Bypass成功时，相比于常规全加器单元或半加器单元，可以关闭约1/3的晶体管，大大降低晶体管的动态功耗，如果Bypass失败，那么仅仅增加两个选通器的功耗，代价非常小。同时，如果采用改进型基4Booth编码技术，相比于全阵列乘法器，部分积的数目减少约一半，累加需要的全加器和半加器的数量减少一半左右，相应节省了很多晶体管的静态功耗和动态功耗。同时也能减少部分积压缩树计算时间，提高性能。附图说明图1是现有技术中采用行Bypass技术的4X4阵列乘法器结构示意图；图2是现有技术中采用列Bypass技术的4X4阵列乘法器结构示意图；图3是本专利技术中基于Bypass的乘法器的基本结构示意图；图4是本专利技术中基于行列Bypass技术的全加器和半加器的结构示意图；图5是本专利技术中行列Bypass技术的全加器和半加器中常用的四种门控单元类型的结构不意图；图6是现有技术中半加器和全加器的逻辑实现以及本专利技术中基于行列Bypass的A+1结构和A+B+1结构示意图；图7是本专利技术优选实施例中所述乘法器的结构示意图；图8是改进型基4Booth编码表；图9是改进型基4Booth编码电路和产生I位部分积的译码电路；图10是本专利技术优选实施例中所述乘法器的实现逻辑示意图；图11是本专利技术优选实施例中32位的超前进位加法器的结构图。具体实施例方式为使本专利技术的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本专利技术进一步详细说明。本专利技术提出了一种基于Bypass的高速低功耗乘法器。该高速低功耗乘法器采用一种基于门控单元的行列Bypass技术，该行列Bypass技术既可应用于阵列乘法器设计，也可应用于Booth编码，树型乘法器的设计，还可用于各种压缩树结构中，以实现部分积压缩，达到高性能低功耗设计。如图3所示，本专利技术公开了一种基于Bypass的乘法器301，其包括:Booth编码模块308, Booth译码模块307,基于行列Bypass全加器和半加器的部分积压缩树305和快速加法器306。其中，该乘法器301接收两个N位操作数，对其进行乘法操作，首先Booth编码模块308对第一个操作数302进行Booth编码；Booth译码模块307的输入为乘法器的第二个操作数303和Booth编码模块308输出的编码值，其将乘法器的第二个操作数303与所述编码值进行相乘操作，并产生多组部分积304 ;然后采用基于行列Bypass的全加器和半加器的部分积压缩树处理所述多组部分积304，得到两个压缩结果；最后将压缩得到的两个结果输入到加法器306中进行加法操作，从而得到最终结果。上述方案中，图3所示的低功耗乘法器结构301可以接收两个N位操作数302和303，其中操作数302输入给Booth编码模块307，操作数303输入给Booth译码模块308。Booth编码模块308接收操作数302，使用操作数302的数值进行Booth编码生成多组编码信号，编码形式不同可能产生不同类型的编码信号，常用的有基4Booth编码、基8Boot本文档来自技高网...
【技术保护点】
一种基于Bypass技术的乘法器，所述乘法器用于接收两个操作数，并对其进行乘法操作，其包括：Booth编码模块、Booth译码模块、部分积压缩树和快速加法器306；其中，Booth编码模块对第一个操作数进行Booth编码；Booth译码模块根据所述Booth编码模块输出的Booth编码对乘法器的第二个操作数进行译码而得到多组部分积；所述部分积压缩树处理所述多组部分积，得到两个压缩结果；所述快速加法器将所述两个压缩结果进行加法操作，从而得到最终的乘法结果；其中所述部分积压缩树的基本单元为基于行列Bypass的全加器和半加器。
【技术特征摘要】
1.种基于Bypass技术的乘法器，所述乘法器用于接收两个操作数，并对其进行乘法操作，其包括=Booth编码模块、Booth译码模块、部分积压缩树和快速加法器306 ;其中，Booth编码模块对第一个操作数进行Booth编码；B00th译码模块根据所述Booth编码模块输出的Booth编码对乘法器的第二个操作数进行译码而得到多组部分积；所述部分积压缩树处理所述多组部分积，得到两个压缩结果；所述快速加法器将所述两个压缩结果进行加法操作，从而得到最终的乘法结果；其中所述部分积压缩树的基本单元为基于行列Bypass的全加器和半加器。2.权利要求1所述的乘法器，其特征在于，所述基于行列Bypass的全加器和半加器包括门控单元和加法模块，所述门控单元选择性地关闭所述加法模块。3.权利要求1所述的乘法器，其特征在于，所述基于行列Bypass的全加器接收三位输入数据，其中两位输入数据相或后作为控制信号控制所述全加器是否执行加法操作；所述基于行列Bypass的半加器接收两位输入数据，其中一位输入数据作为控制信号控制所述半加器是否执行半加操作。4.权利要求1所述的乘法器，其特征在于，所述全加器包括加法模块、门控单元和选通器，其接收三位输入数据，包括加法模块、门控单元和选通器，其接收三位输入数据，其中两位输入数据经过或门后作为门控单元和选通器的控制信号，以打开或关闭所述加法模块；如果所述加法模块被关闭，则该全加器的输出为第三位输入数据，如果所述加法器被打开，则所述第三位输入数据和所述两位输入数据的与信号作为所述加法模块的两个输入。5.权利要求1所述的乘法器，其特征在于，所述半加器包括加法器、门控单元和选通器，其接收两位输入数据，其中一位输入数据作为门控单元和选通器的控制信号，以打开或...
【专利技术属性】
技术研发人员：王东琳，侯化成，王惠娟，肖偌舟，林玻，张志伟，
申请(专利权)人：中国科学院自动化研究所，
类型：发明
国别省市：
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