基16布斯乘法器的优化方法技术

本发明专利技术公开了一种基16布斯乘法器的优化方法，主要解决现有乘法器中速度较低及面积较大的问题。该乘法器的优化步骤为：(1)产生部分积，包括使用基16布斯编码产生n/4-1项部分积，其中n表示乘法器的位数，以及使用二进制补码产生法产生第n/4项部分积；(2)利用部分积间低位的位数差，对前面部分积的高位进行相加，完成一次压缩部分积；(3)根据部分积个数不同采用4∶2或3∶2压缩机，对一次压缩后的部分积进行相加直至部分积个数减少到两个；(4)对剩余的两个部分积求和，完成基16布斯乘法器的优化。由于本发明专利技术对乘法器的部分积进行了有效压缩，从而缩小了乘法器的面积，提高了乘法器的速度，可用于数字集成电路。

【技术实现步骤摘要】

本专利技术属于电子电路
，特别涉及，可用于数字集成电路。
技术介绍
高速并行乘法器是现代处理器、图像处理及数字信号处理器中的核心器件，它的性能往往主导了整个处理器的性能。在含有乘法器的数字系统中，由于乘法器的延迟最长，它完成一次操作周期，基本上决定了系统的主频，速度的提高意味着性能的提升。而且在含有16位以上乘法器的处理器中，乘法器的面积将占整个处理器面积的很大比例，面积的减小意味着成本的降低。因此乘法器的速度和面积优化对于整个处理器来说是非常重要的。传统的布斯乘法器将产生一个由符号位单独占用的一行，多出的一个部分积将直接影响乘法器的速度与面积，如果能够优化掉这一项，将对接下来的部分积压缩减少很大的工作量，因此人们想出了很多方法来解决这一问题。其中一种方法是采用“改进的布斯逻辑”这种方法通过将部分积的个数减少一半，以减小后续加法器的运算工作量，使乘法器的运算速度得到了显著提升，但其主要是针对基4布斯编码进行的改进，具有局限性，对于基16布斯编码则不能适用。另一种改进方法是采用一种新的二进制补码生成方法，使译码产生部分积的最后一项直接就是补码形式，从而省掉译码最后一项的符号部分本文档来自技高网...

【技术保护点】
一种基16布斯乘法器的优化方法，包括：(1)产生部分积：(1a)设输入数据为两个n位的二进制数据相乘，采用基16布斯编码结构产生m?1项反码形式部分积，其中m=n/4，n>0；(1b)采用二进制补码生成第m项部分积；(2)一次压缩部分积：在第m项部分积生成的同时对步骤(1a)中产生的m项部分积进行有效压缩，最终得到少于m项的部分积；(3)二次压缩部分积：通过压缩机对步骤(2)中一次压缩后的部分积再进行压缩，直到只剩下两项部分积；(4)部分积求和：将剩下的两项部分积求和，得到乘法器的输出结果。

【技术特征摘要】

【专利技术属性】
技术研发人员：李先锐，来新泉，张雪娇，李佳佳，
申请(专利权)人：西安电子科技大学，
类型：发明
国别省市：