电压钳位电路制造技术

一种电压钳位电路，包括：晶体管组、第一晶体管和第二晶体管；还包括：第三晶体管，所述第三晶体管的类型与所述第二晶体管的类型相同，所述第三晶体管的控制端与所述第二晶体管的控制端连接，第一端接入输入电压，第二端接入第二电压，所述第三晶体管的尺寸大于所述晶体管组中的串联晶体管、所述第一晶体管和所述第二晶体管的尺寸。本发明专利技术技术方案提供的电压钳位电路，只需使用一个大尺寸的晶体管，有效地节省了电路面积，并增强了电压钳位电路的放电能力。

【技术实现步骤摘要】

本专利技术涉及集成电路
，特别涉及一种电压钳位电路。
技术介绍
在许多集成电路和电路单元中，都需要电压发生器(voltage generator)提供稳定的电压供系统使用。为防止电压发生器输出的电压超出预先设定的电压值，或是需要将电压发生器输出的电压进行降压，许多电压发生器的输出端通常连接有电压钳位电路。图1为现有技术中常用的一种电压钳位电路。如图1所示，所述电压钳位电路包括:PM0S管组10、PMOS管PlO和NMOS管N10。PMOS管组10包括η个依次串联的PMOS管PlU…、Pin，每个串联的PMOS管的源极与相邻PMOS管的漏极连接，每个串联的PMOS管的栅极与各自的漏极连接，PMOS管Pln的源极作为PMOS管组10的输入端接入输入电压Vclp，PMOS管Pll的漏极作为PMOS管组10的输出端与PMOS管PlO的源极连接。PMOS管PlO的栅极输入电源电压Vdd，漏极与NMOS管NlO的漏极连接。NMOS管NlO的栅极与漏极连接，源极连接到地。当电压发生器产 生的输入电压Vclp大于设定的钳位电压时，电压钳位电路中的所有晶体管导通，一部分电荷通过电压钳位电路流入大地，进行放电，从而将电压发生器产生的输入电压Vclp控制在预先设定的电压值。然而，在电压钳位过程中，流过电压钳位电路中的电流比较大，图1所示的电压钳位电路必需使用大尺寸的晶体管，降低了电路的集成度。另一方面，由于电压钳位电路的放电回路由多个晶体管构成，电压钳位电路的放电能力也不够强。更多关于电压钳位电路的技术方案可以参考申请号为201210076024.6、专利技术名称为一种电源钳位电路的中国专利申请文件。
技术实现思路
本专利技术解决的是现有技术中电压钳位电路的晶体管尺寸较大、放电能力较差的问题。为解决上述问题，本专利技术提供了一种电压钳位电路，包括:晶体管组，所述晶体管组包括多个串联晶体管，所述晶体管组的输入端接入输入电压；第一晶体管，所述第一晶体管的控制端接入第一电压、第一端与所述晶体管组的输出端连接；第二晶体管，所述第二晶体管的控制端和第一端与所述第一晶体管的第二端连接，第二端接入第二电压，所述第二电压低于所述第一电压；还包括:第三晶体管，所述第三晶体管的类型与所述第二晶体管的类型相同，所述第三晶体管的控制端与所述第二晶体管的控制端连接，第一端接入所述输入电压，第二端接入所述第二电压，所述第三晶体管的尺寸大于所述串联晶体管、所述第一晶体管和所述第二晶体管的尺寸。可选的，所述第三晶体管的尺寸根据流过所述第三晶体管的电流确定。可选的，所述串联晶体管的数量根据钳位电压和所述串联晶体管的阈值电压确定。可选的，所述串联晶体管为PMOS管。可选的，所述串联晶体管的沟道宽长比小于1:1。可选的，所述第一晶体管为PMOS管，控制端为栅极，第一端为源极，第二端为漏极。可选的，所述第二晶体管为NMOS管，控制端为栅极，第一端为漏极，第二端为源极。可选的，所述第三晶体管为NMOS管，控制端为栅极，第一端为漏极，第二端为源极。可选的，所述第三晶体管的沟道宽长比不小于50:1。可选的，所述第一电压为电源电压，所述第二电压为地线电压。与现有技术相比，本专利技术技术方案提供的电压钳位电路具有以下有益效果使用多个小尺寸晶体管检测电压、一个大尺寸的晶体管进行放电，节省了电路面积，提高了电路的集成度；通过一个大尺寸的晶体管完成放电，增强了电压钳位电路的放电能力。附图说明图1是现有的一种电压钳位电路的示意图； 图2是本专利技术实施例的电压钳位电路的示意图。具体实施例方式正如
技术介绍
中所描述的，在对输入电压进行钳位的过程中，会有较大的电流流过电压钳位电路，因此，现有技术中的钳位电路使用的都是大尺寸的晶体管，由此造成了电路集成度低的问题。另一方面，电压钳位电路的放电回路由多个晶体管构成，降低了电压钳位电路的放电能力。本技术方案的专利技术人考虑，是否可以使用小尺寸的晶体管替代现有技术电压钳位电路中的大尺寸晶体管。为使本专利技术的上述目的、特征和优点能够更为明显易懂，下面结合附图和实施例对本专利技术的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本专利技术，但是本专利技术还可以采用其他不同于在此描述的其它方式来实施，因此本专利技术不受下面公开的具体实施例的限制。本专利技术实施方式的电压钳位电路包括晶体管组，所述晶体管组包括多个串联晶体管，所述晶体管组的输入端接入输入电压；第一晶体管，所述第一晶体管的控制端接入第一电压、第一端与所述晶体管组的输出端连接；第二晶体管，所述第二晶体管的控制端和第一端与所述第一晶体管的第二端连接，第二端接入第二电压，所述第二电压低于所述第一电压；第三晶体管，所述第三晶体管的类型与所述第二晶体管的类型相同，所述第三晶体管的控制端与所述第二晶体管的控制端连接，第一端接入所述输入电压，第二端接入所述第二电压，所述第三晶体管的尺寸大于所述串联晶体管、所述第一晶体管和所述第二晶体管的尺寸。下面结合附图和实施例对本专利技术具体实施方式做详细的说明。图2是本专利技术实施例的电压钳位电路的示意图，所述电压钳位电路包括晶体管组20、第一晶体管P20、第二晶体管N20和第三晶体管N21。所述晶体管组20包括η个串联晶体管Ρ21、…、Ρ2η,在本实施例中,所述串联晶体管为PMOS管，每个PMOS管的源极与相邻PMOS管的漏极连接、栅极与各自的漏极连接。所述晶体管组20的输入端为最后一个串联晶体管(即PMOS管Ρ2η)的源极，输出端为第一个串联晶体管(即PMOS管Ρ21)的漏极。所述晶体管组20的输入端接入输入电压Vclp。所述第一晶体管P20的控制端接入第一电压Vdd、第一端与所述晶体管组20的输出端连接。在本实施例中，所述第一晶体管P20为PMOS管，控制端为栅极，第一端为源极，第二端为漏极，所述第一电压Vdd为电源电压。所述第二晶体管N20的控制端和第一端与所述第一晶体管P20的第二端连接，第二端接入第二电压，所述第二电压低于所述第一电压Vdd。在本实施例中，所述第二晶体管N20为NMOS管，控制端为栅极，第一端为漏极，第二端为源极，所述第二电压为地线电压。所述第三晶体管N21的类型与所述第二晶体管N20的类型相同，即在本实施例中，所述晶体管N21也为NMOS管，控制端为栅极，第一端为漏极，第二端为源极。所述第三晶体管N21的控制端与所述第二晶体管N20的控制端连接，第一端接入所述输入电压Vclp，第二端接入所述第二电压。所述第三晶体管N21的尺寸大于所述串联晶体管、所述第一晶体管P20和所述第二晶体管N20的尺寸。需要说明的是，本领域技术人员应当可以理解，在本实施例中，所述串联晶体管、所述第一晶体管P20和所述第二晶体管N20的类型并不是用来限定本专利技术，在其它实施例中，所述串联晶体管可以为NMOS管，所述第一晶体管P20可以为NMOS管，所述第二晶体管N20可以为PMOS管。为更好地对本专利技术的实施例进行理解，下面结合附图2对本专利技术技术方案电压钳位电路的工作原理进行说明。所述输入电压Vclp —般由电压发生器产生，为防止由于所述输入电压Vclp过高而损坏电压发生器后接的电路元器件或将所述输入电压Vclp进行降压，需要将所述输入电压Vclp限制在预先设定的电压值，所述预先设定本文档来自技高网...

【技术保护点】
一种电压钳位电路，包括：晶体管组，所述晶体管组包括多个串联晶体管，所述晶体管组的输入端接入输入电压；第一晶体管，所述第一晶体管的控制端接入第一电压、第一端与所述晶体管组的输出端连接；第二晶体管，所述第二晶体管的控制端和第一端与所述第一晶体管的第二端连接，第二端接入第二电压，所述第二电压低于所述第一电压；其特征在于，还包括：第三晶体管，所述第三晶体管的类型与所述第二晶体管的类型相同，所述第三晶体管的控制端与所述第二晶体管的控制端连接，第一端接入所述输入电压，第二端接入所述第二电压，所述第三晶体管的尺寸大于所述串联晶体管、所述第一晶体管和所述第二晶体管的尺寸。

【技术特征摘要】
1.一种电压钳位电路，包括:晶体管组，所述晶体管组包括多个串联晶体管，所述晶体管组的输入端接入输入电压；第一晶体管，所述第一晶体管的控制端接入第一电压、第一端与所述晶体管组的输出端连接；第二晶体管，所述第二晶体管的控制端和第一端与所述第一晶体管的第二端连接，第二端接入第二电压，所述第二电压低于所述第一电压； 其特征在于，还包括: 第三晶体管，所述第三晶体管的类型与所述第二晶体管的类型相同，所述第三晶体管的控制端与所述第二晶体管的控制端连接，第一端接入所述输入电压，第二端接入所述第二电压，所述第三晶体管的尺寸大于所述串联晶体管、所述第一晶体管和所述第二晶体管的尺寸。2.根据权利要求1所述的电压钳位电路，其特征在于，所述第三晶体管的尺寸根据流过所述第三晶体管的电流确定。3.根据权利要求1所述的电压钳位电路，其特征在于，所述串联晶体管的数量根据钳...

【专利技术属性】
技术研发人员：胡剑，杨光军，
申请(专利权)人：上海宏力半导体制造有限公司，
类型：发明
国别省市：