本发明专利技术包括：CPU（1）；记录已进行纠错编码处理的第一信息和未进行纠错编码处理的第二信息的闪速ROM（4）；切换第一路径和第二路径的地址线切换器（5），其中第一路径连接ROM（4）和使CPU（1）能够读取已记录在ROM（4）的第一信息的地址总线（2），第二路径连接ROM（4）和对已记录在ROM（4）的第二信息能够进行擦除、写入、及读取的地址总线（2）；进行已记录在ROM（4）的第一信息的纠错及解码的解码器（7）；以及切换第三路径和第四路径的数据线切换器（6），其中第三路径连接数据总线（3）和向数据总线（3）传递由解码器（7）解码的信息的解码器（7），第四路径连接数据总线（3）和对已记录在ROM（4）的第二信息能够进行擦除、写入、及读取的ROM（4）。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及使用可电改写的非易失性存储器(“闪速ROM”或者“EEPR0M Electrically Erasable Programmable ROM”的。
技术介绍
近年来,在通过CPU (Central Processing Unit)进行各种控制的存储器控制装置中，作为操作系统(OS)、应用软件等的记录介质，通常搭载了闪速ROM。该闪速ROM具有如下特征。(I)断开电源也保持数据。(2)在数据写入前，需要进行写入区域的擦除。(3)数据的擦除需要按每个器件以规定的块单位进行，通过按照器件的数据引脚规定的步骤提供信号来进行。(4)数据的写入通过按照器件的数据引脚规定的步骤提供信号来进行。但是，该闪速ROM被构成为通过向器件内关进电荷来记录数据值，因此，有时因各存储器单元的数据保持时间的偏差、噪声的影响等而会发生称为“漏电”的现象。保存在闪速ROM的数据有因该漏电而以一定的几率发生位错的情况。作为解决这种问题的方案，在以下述专利文献I为首的现有技术中公开了一种纠错技术，用于以上述的闪速ROM为记录介质的记录装置，在闪速ROM中发生了数据值的错误的情况下，改正为标准的数据。专利文献1:日本特开2006 - 331233号公报。
技术实现思路
以上述专利文献I为首的现有技术中，并用例如可擦除、写入、及读取(以下仅称为“写入等”)的闪速ROM和只读R0M，在CPU启动时的对数据总线的存取是处于通过CPU操作地址信号和存储器控制信号而读取存放在ROM的有关启动程序(也可以称为初始化程序)的数据这样的状态。在此，将有关启动程序的数据、启动程序以外的数据保存于闪速ROM中，在利用这些数据使CPU稳定启动的同时，执行启动程序以外的数据的写入等的情况下，必须考虑能够进行有关启动程序的数据纠错的总线操作和能够写入等的总线操作。但是，以上述专利文献I为首的现有技术，并未考虑这些总线操作，因此难以使用闪速ROM稳定地启动CPU，且进行数据的写入等。本专利技术鉴于上述问题构思而成，其目的在于得到能够利用闪速ROM稳定地启动CPU且进行数据的写入等的。为了解决上述课题并达到目的，本专利技术包括CPU;可电改写的非易失性的存储器，该存储器记录已进行纠错编码处理的第一信息和未进行纠错编码处理的第二信息；第一切换器，该第一切换器探测从所述CPU输出的地址，切换第一路径和第二路径，该第一路径连接地址总线和所述存储器，所述地址总线使CPU能够读取已记录在所述存储器的第一信息，所述第二路径连接所述存储器和对已记录在所述存储器的所述第二信息能够进行擦除、写入、及读取的所述地址总线；解码器，该解码器对已记录在所述存储器的所述第一信息进行纠错，从改正后的信息中除去冗长位而对纠错编码处理前的信息进行解码；以及第二切换器，该第二切换器探测从所述CPU输出的地址，切换第三路径和第四路径，该第三路径连接所述数据总线和向所述CPU的数据总线传递用所述解码器解码后的信息的所述解码器，所述第四路径连接所述数据总线和对已记录在所述存储器的所述第二信息能够进行擦除、写入、及读取的所述存储器。(专利技术效果) 依据本专利技术，由于具备第一切换器及第二切换器，所以得到能够利用闪速ROM稳定地启动CPU且进行数据的写入等的效果。附图说明图1是本专利技术实施方式所涉及的存储器控制装置的结构图，是用于说明CPU启动时的动作的图。图2是本专利技术实施方式所涉及的存储器控制装置的结构图，是用于说明进行闪速ROM的写入操作或者擦除操作时的动作的图。图3是用于说明将本专利技术实施方式所涉及的存储器控制装置装在列车搭载设备时的效果的图。具体实施例方式以下，根据附图，对本专利技术所涉及的的实施方式进行详细说明。此外，本专利技术并不局限于本实施方式。实施方式 图1是本专利技术实施方式所涉及的存储器控制装置的结构图，是用于说明CPUl启动时的动作的图。此外，图2是本专利技术实施方式所涉及的存储器控制装置的结构图，是用于说明进行闪速R0M4的写入操作或者擦除操作时的动作的图。以下，说明的顺序是首先说明存储器控制装置的结构，然后说明CPUl启动时的动作和进行闪速R0M4内的数据的写入等情况下的动作。在图1及图2中，本实施方式的存储器控制装置，其主要结构包括CPUl、闪速R0M4(以下仅称为“R0M4”)、介于CPUl的地址总线2和R0M4之间的地址线切换器5 (第一切换器)、解码器7、和数据线切换器6 (第二切换器)而构成。CPUl用来控制存储器控制装置的动作。CPUl具有将数据总线宽度切换至例如8位数据总线宽度或者16位数据总线宽度的功能，操作总线控制线(未图示)，对连接在地址总线2或者数据总线3的各器件进行存取。各器件是例如地址线切换器5、数据线切换器6。基于由内置于CPUl的总线控制器(未图示)生成的芯片选择信号(CS)进行数据总线宽度的切换。例如，CPUl在CS = O时以8位数据总线宽度对R0M4进行存取，在CS = I时以16位数据总线宽度对R0M4进行存取。地址总线2将LSB (最下游位)设为AOJf MSB (最上游位)设为An (η = 1、2…)。在图1及图2中，作为一例示出AO Α9的地址总线2。数据总线3将LSB设为D0，将MSB设为Dn(n = 1、2…)。在图1及图2中，作为一例示出从DO到D15的数据总线3。此外，图1及图2中记载的地址总线宽度及数据总线宽度是为方便说明而做的图示，并不限定于此。接着，对于R0M4进 行说明。R0M4是可电改写的EEPROM的一种，是在没有驱动用电源的供给的情况下也保持信息的非易失性存储器。在本实施方式中，设数据总线宽度为例如16位(2字节)而说明R0M4。在R0M4中记录了例如有关启动程序的数据、或有关应用程序的数据等各式各样的数据等。在本实施方式中，设为在R0M4中记录了例如已进行纠错编码处理的数据(以下设为“第一信息”)、未进行纠错编码处理的数据(以下设为“第二信息”)。纠错编码处理前的数据是例如以CS = O存取时处理的数据。该数据是认为需要用解码器7进行纠错的数据即可，例如，CPUl的有关启动程序的数据等。再者，该数据例如被以码长15及信息位数11的汉明码编码，作为第一信息已记录在R0M4。第二信息例如为进行写入等的数据。如众所周知的那样，汉明码由码长η = 2-一1 (m为整数)、信息数k = η 一 m构成。信息数指的是元数据的位数，码长指的是所生成的代码的位数。例如，在m = 4的情况下，成为n = 15、k = 11,形成将11位的位串置换为15位的码字的汉明码。R0M4的地址信号设LSB为fAO,MSB为fAn(n = 1、2...)。在图1及图2中，作为一例示出fAO fA8的地址信号 。R0M4的数据信号设LSB为fDO、MSB为fDn(n = 1、2...)。在图1及图2中，作为一例示出fDO fD15的数据信号。在图1及图2的例中，R0M4输出与fAO fA8的地址值对应的16位的信号。R0M4的输出被取入至解码器7及数据线切换器6。接着，就解码器7进行说明。解码器7执行上述第一信息的纠错并对纠错编码处理前的数据进行解码。在已记录在R0M4的第一信息为以上述的汉明码编码后的15位的数据的情况下，解码器7从R0M4的数据总线fDO 本文档来自技高网...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】1.一种存储器控制装置，其特征在于，包括 CPU ； 可电改写的非易失性的存储器，该存储器记录已进行纠错编码处理的第一信息和未进行纠错编码处理的第二信息； 第一切换器，该第一切换器探测从所述CPU输出的地址，切换第一路径和第二路径，该第一路径连接地址总线和所述存储器，所述地址总线使CPU能够读取已记录在所述存储器的第一信息，所述第二路径连接所述存储器和对已记录在所述存储器的所述第二信息能够进行擦除、写入、及读取的所述地址总线； 解码器，该解码器对已记录在所述存储器的所述第一信息进行纠错，从改正后的信息中除去冗长位而对纠错编码处理前的信息进行解码；以及 第二切换器，该第二切换器探测从所述CPU输出的地址，切换第三路径和第四路径，该第三路径连接所述数据总线和向所述CPU的数据总线传递用所述解码器解码后的信息的所述解码器，所述第四路径连接所述数据总线和对已记录在所述存储器的所述第二信息能够进行擦除、写入、及读取的所述存储器。2.根据权利要求1所述的存储器控制装置，其特征在于， 当从所述CPU输出的地址是表示读出所述第一信息的第一地址时， 所述第一切换器探测所述第一地址，并通过所述第一路径连接所述地址总线和所述存储器， 所述第二切换器探测所述第一地址，并通过所述第三路径连接所述解码器和所述数据总线， 当从所述CPU输出的地址是表示对所述第二信息进行擦除、写入、及读取的第二地址时， 所述第一切换器探测所述第二地址，并通过所述第二路径连接所述地址总线和所述存储器， 所述第二切换器探测所述第二地址，并通过所述第四路径连接所述解码器和所述数据总线。3.根据权利要求1所述的存储器控制装置，其特征在于， 所述CPU通过软件处理对需要纠错的信息进行纠错编码， 在所述存储器中记录已进行该纠错编码处理的信息作为所述第一信息。4.根据权利要...
【专利技术属性】
技术研发人员：重枝哲也，
申请(专利权)人：三菱电机株式会社，
类型：
国别省市：
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