具有抗静电放电能力的功率半导体器件及制造方法技术

本发明专利技术提供一种具有抗静电放电能力的功率半导体器件的制造方法，包括如下步骤：提供有第一端、第二端和第三端的功率半导体器件，功率半导体器件由元胞阵列排布形成；所述三个端口中的任意一端口或多个端口分别连接一电阻，形成具有抗静电放电能力的功率半导体器件。本发明专利技术还提供一种具有抗静电放电能力的功率半导体器件。本发明专利技术通过功率半导体器件的三个端口中的任一端口或多个端口串联的电阻作为一种ESD防护组件来提升ESD能力，且串联电阻的大小通过对被保护器件版图结构稍作调整就能适应多种等级ESD需求，设计灵活度大。

【技术实现步骤摘要】

本专利技术属于功率半导体器件静电放电
，尤其涉及一种。
技术介绍
静电放电(Electrostatic Discharge, ESD)是造成大多数电子组件受到破坏的重要因素，为了避免电子组件遭受破坏，电子工程师们想了很多应对策略，其中一个主流思想是对单个器件或者集成电路进行ESD设计，即通过加入ESD防护组件来保护需要被保护的器件或者集成电路。被广泛采用的ESD防护组件有二极管(Diode)、双极型晶体管(NPN/ PNP)、金属-氧化物-半导体场效应晶体管(MOSFET)、硅控整流器(SCR)等。Edward John Coyne等人提出一种静电防护组件(参见文献1:Edward JohnCoyne et al, ELECTROSTATIC PROTECTION DEVICE, In May 5,2011, US2011/0101444A1, United States Patent),通过引入纵向NPN作为ESD保护组件,来提高抗ESD能力。另外,Sh1-Tron Lin等人提出一种闭合栅MOSFET结构(参见文献2 :Sh1-Tron Lin et al, DISTRIBUTED MOSFET STRUCTURE WITHENCLOSED GATE FOR IMPROVED TRANSISTOR SIZE/LAYOUT AREARAT10 AND UNIFORM ESD TRIGGERING, In Dec 14，1999，US6, 002，156，United States Patent)，通过分布的闭合栅MOSFET结构作为ESD防护组件来提高抗ESD能力。然而，这些 ESD防护组件的形成相对比较复杂，且需要额外的掩膜版，在提升ESD能力的同时也增加了成本。因此，需要提出一种新的功率半导体器件，以解决现有技术中ESD防护组件为提高抗ESD能力而需额外增加掩膜版，且形成相对比较复杂的问题。
技术实现思路
本专利技术的目的在于提供一种， 以便将串联的电阻作为一种ESD防护组件，来提升ESD能力。为解决上述问题，本专利技术提供一种具有抗静电放电能力的功率半导体器件的制造方法，包括如下步骤提供有第一端口、第二端口和第三端口的功率半导体器件，所述功率半导体器件由元胞阵列排布形成；所述三个端口中的任意一端口或多个端口分别连接一电阻，形成具有抗静电放电能力的功率半导体器件。进一步的，所述功率半导体器件为M0SFET、IGBT、双极型晶体管中的任意一种或由 MOSFET, IGBT和双极型晶体管衍生出来的功率半导体器件；其中，所述功率半导体器件为 MOSFET时，所述MOSFET的第一端口、第二端口和第三端口分别对应栅极端、源极端和漏极端；所述功率半导体器件为IGBT时，所述IGBT的第一端口、第二端口和第三端口分别对应栅极端、发射极端和集电极端；所述功率半导体器件为双极型晶体管时，所述双极型晶体管的第一端口、第二端口和第三端口分别对应基极端、发射极端和集电极端。进一步的，所述元胞形成的步骤如下提供一外延层；在所述外延层中形成一第二型轻掺杂区；在所述外延层上由下至上依次形成栅介质层和第一多晶硅条；刻蚀所述第一多晶硅条和栅介质层，暴露出所述第二型轻掺杂区；在所述第二型轻掺杂区中形成一第一型重掺杂区和第二型重掺杂区；在所述第一型重掺杂区和第二型重掺杂区上形成一重掺杂区短接孔。优选的，在所述栅介质层上沉积第二多晶硅条，在与所述第一多晶硅条一端连接的第二多晶硅条上设第一端口，所述第一端口以外的第二多晶硅条上形成栅极，所述第二多晶硅条为第一端口连接的电阻，所述第一端口与栅极无直接电气连接关系。进一步的，根据抗静电放电能力的需求对所述第二多晶硅条的宽度和/或间距进行调整，确定与所述第一端口连接的电阻的大小。优选的，所述第一型重掺杂区上设第二端口，所述重掺杂区短接孔上形成源极或发射极，所述第一型重掺杂区和重掺杂区短接孔在所述第二型轻掺杂区中所包围的区域为第二端口连接的电阻。进一步的，根据抗静电放电能力的需求调整所述第一型重掺杂区和第二型重掺杂区之间的间距和/或调整所述重掺杂区短接孔和第一型重掺杂区之间的间距，确定与所述第二端口连接的电阻的大小。优选的，在所述栅介质层上沉积第二多晶硅条，在与所述第一多晶硅条一端连接的第二多晶硅条上设第一端口，所述第一端口以外的第二多晶硅条上形成栅极，所述第二多晶硅条为第一端口连接的电阻，所述第一端口与栅极无直接电气连接关系；所述第一型重掺杂区上设第二端口，所述重掺杂区短接孔上形成源极或发射极，所述第一型重掺杂区和重掺杂区短接孔在所述第二型轻掺杂区中所包围的区域为所述第二端口连接的电阻。进一步的，根据抗静电放电能力的需求调整所述第二多晶硅条的宽度和/或间距，确定与所述第一端口连接的电阻的大小；根据抗静电放电能力的需求调整所述第一型重掺杂区和第二型重掺杂区之间的间距和/或所述重掺杂区短接孔和第一型重掺杂区之间的间距，确定与所述第二端口连接的电阻的大小。根据本专利技术的另一面，本专利技术提供一种具有抗静电放电能力的功率半导体器件， 包括一功率半导体器件，由兀胞阵列排布形成；第一端口、第二端口和第三端口，形成于所述功率半导体器件中；以及一个或多个电阻，所述三个端口中的任意一端口或多个端口分别连接一所述电阻。进一步的，所述功率半导体器件为M0SFET、IGBT、双极型晶体管中的任意一种或由 MOSFET, IGBT和双极型晶体管衍生出来的功率半导体器件；其中，所述功率半导体器件为 MOSFET时，所述MOSFET的第一端口、第二端口和第三端口分别对应栅极端、源极端和漏极端；所述功率半导体器件为IGBT时，所述IGBT的第一端口、第二端口和第三端口分别对应栅极端、发射极端和集电极端；所述功率半导体器件为双极型晶体管时，所述双极型晶体管的第一端口、第二端口和第三端口分别对应基极端、发射极端和集电极端。进一步的，所 述元胞包括一外延层；一第二型轻掺杂区，形成于所述外延层中； 第一型重掺杂区和第二型重掺杂区，分别形成于所述第二型轻掺杂区中；重掺杂区短接孔， 形成于所述第一型重掺杂区和第二型重掺杂区上；栅介质层，形成于外延层、紧邻外延层 的第二型轻掺杂区及紧邻第二型轻掺杂区的部分第一型重掺杂区的表面上；第一多晶硅条， 形成于所述栅介质层上。优选的，所述具有抗静电放电能力的功率半导体器件包括第一端口，设置在与所述第一多晶硅条一端连接的第二多晶硅条上，所述第二多晶硅条形成于所述栅介质层上； 以及栅极，形成于所述第一端口以外的第二多晶硅条上，所述第二多晶硅条为第一端口连接的电阻，所述第一端口与栅极无直接电气连接关系。进一步的，所述第二多晶硅条具有根据抗静电放电能力的需求而调整的宽度和/ 或间距。优选的，所述具有抗静电放电能力的功率半导体器件包括第二端口，设置在所述第一型重掺杂区上；以及源极或发射极，形成于所述重掺杂区短接孔上，所述第一型重掺杂区和重掺杂区短接孔在所述第二型轻掺杂区中所包围的区域为第二端口连接的电阻。进一步的，所述第一型重掺杂区和第二型重掺杂区之间具有根据抗静电放电能力的需求而调整的间距和/或所述重掺杂区短接孔和第一型重掺杂区之间具有根据抗静电放电能力的需求而调整的间距。优选的，所述具有抗静电放电能力本文档来自技高网...

【技术保护点】
一种具有抗静电放电能力的功率半导体器件的制造方法，包括如下步骤：提供有第一端口、第二端口和第三端口的功率半导体器件，所述功率半导体器件由元胞阵列排布形成；所述三个端口中的任意一端口或多个端口分别连接一电阻，形成具有抗静电放电能力的功率半导体器件。

【技术特征摘要】
1.一种具有抗静电放电能力的功率半导体器件的制造方法，包括如下步骤提供有第一端口、第二端口和第三端口的功率半导体器件，所述功率半导体器件由元胞阵列排布形成；所述三个端口中的任意一端口或多个端口分别连接一电阻，形成具有抗静电放电能力的功率半导体器件。2.如权利要求1所述的具有抗静电放电能力的功率半导体器件的制造方法，其特征在于，所述功率半导体器件为M0SFET、IGBT、双极型晶体管中的任意一种或由M0SFET、IGBT和双极型晶体管衍生出来的功率半导体器件；其中，所述功率半导体器件为MOSFET时，所述MOSFET的第一端口、第二端口和第三端口分别对应栅极端、源极端和漏极端；所述功率半导体器件为IGBT时，所述IGBT的第一端口、第二端口和第三端口分别对应栅极端、发射极端和集电极端；所述功率半导体器件为双极型晶体管时，所述双极型晶体管的第一端口、第二端口和第三端口分别对应基极端、发射极端和集电极端。3.如权利要求2所述的具有抗静电放电能力的功率半导体器件的制造方法，其特征在于，所述元胞形成的步骤如下提供一外延层；在所述外延层中形成一第二型轻掺杂区；在所述外延层上由下至上依次形成栅介质层和第一多晶硅条；刻蚀所述第一多晶硅条和栅介质层，暴露出所述第二型轻掺杂区；在所述第二型轻掺杂区中形成一第一型重掺杂区和第二型重掺杂区；在所述第一型重掺杂区和第二型重掺杂区上形成一重掺杂区短接孔。4.如权利要求3所述的具有抗静电放电能力的功率半导体器件的制造方法，其特征在于，在所述栅介质层上沉积第二多晶硅条，在与所述第一多晶硅条一端连接的第二多晶硅条上设第一端口，所述第一端口以外的第二多晶硅条上形成栅极，所述第二多晶硅条为第一端口连接的电阻，所述第一端口与栅极无直接电气连接关系。5.如权利要求4所述的具有抗静电放电能力的功率半导体器件的制造方法，其特征在于，根据抗静电放电能力的需求对所述第二多晶硅条的宽度和/或间距进行调整，确定与所述第一端口连接的电阻的大小。6.如权利要求3所述的具有抗静电放电能力的功率半导体器件的制造方法，其特征在于，所述第一型重掺杂区上设第二端口，所述重掺杂区短接孔上形成源极或发射极，所述第一型重掺杂区和重掺杂区短接孔在所述第二型轻掺杂区中所包围的区域为第二端口连接的电阻。7.如权利要求6所述的具有抗静电放电能力的功率半导体器件的制造方法，其特征在于，根据抗静电放电能力的需求调整所述第一型重掺杂区和第二型重掺杂区之间的间距和/或调整所述重掺杂区短接孔和第一型重掺杂区之间的间距，确定与所述第二端口连接的电阻的大小。8.如权利要求3所述的具有抗静电放电能力的功率半导体器件的制造方法，其特征在于，在所述栅介质层上沉积第二多晶硅条，在与所述第一多晶硅条一端连接的第二多晶硅条上设第一端口，所述第一端口以外的第二多晶硅条上形成栅极，所述第二多晶硅条为第一端口连接的电阻，所述第一端口与栅极无直接电气连接关系；所述第一型重掺杂区上设第二端ロ，所述重掺杂区短接孔上形成源极或发射扱，所述第一型重掺杂区和重掺杂区短接孔在所述第二型轻掺杂区中所包围的区域为所述第二端ロ连接的电阻。9.如权利要求8所述的具有抗静电放电能力的功率半导体器件的制造方法，其特征在于，根据抗静电放电能力的需求调整所述第二多晶硅条的宽度和/或间距，确定与所述第一端ロ连接的电阻的大小；根据抗静电放电能力的需求调整所述第一型重掺杂区和第二型重掺杂区之间的间距和/或所述重掺杂区短接孔和第一型重掺杂区之间的间距，确定与所述第二端ロ连接的电阻的大小。10.ー种具有抗静电放...

【专利技术属性】
技术研发人员：叶俊，张邵华，
申请(专利权)人：杭州士兰微电子股份有限公司，
类型：发明
国别省市：