测试多集成电路器件的方法及装置制造方法及图纸

本发明专利技术涉及测试多集成电路器件的方法及装置。实施例包括的系统包括至少一个集成电路（IC）以及用于对它们进行测试的方法。每个IC包含用于接收输入信号的输入互联体，用于接收测试启用信号的测试启用互联体，以及用于执行该集成电路测试的控制器（例如，TAP控制器），其中该执行是基于至少在寄存器（对应于输入信号的值）中的值进行的。每个IC还包括输入端口和耦接于第一输入互联体的多路复用器，至少一个寄存器，和输入端口。该多路复用器可控制为将输入信号传送到输入端口以响应测试启用信号的非断言，并且将输入信号传送到至少一个控制器以响应测试启用信号的断言。当系统包括多个控制器时，每个控制器可执行不同的操作码至指令映射。

【技术实现步骤摘要】
测试多集成电路器件的方法及装置
本实施例涉及集成电路的测试方法及装置。
技术介绍
为了提供调试操作，当前很多集成电路（IC）包括联合测试行动组（JTAG）兼容的电路（以IEEE1149.1为标准的标准测试接入端口和边界扫描系统）。JTAG兼容电路以及在测试IC时利用该电路的方法（共同被简称为“JTAG”）提供了到IC内部模块的访问路径，这使得JTAG特别适合用于调试嵌入式系统。更具体地说，在支持JTAG兼容边界扫描技术的器件里，器件的核逻辑和器件插脚之间的信号通过边界扫描单元截获，边界扫描单元耦接在一起以形成一串行扫描路径，该路径被称作边界扫描寄存器（BSR）。通常情况下，边界扫描单元不影响IC操作，然而，在测试模式下，边界扫描单元可被用来配置和/或读取数值。例如，JTAG可被用来通过操纵外部接口到IC的BSR，以实现对某类错误(例如，短路、开路和逻辑错误)的测试。当在IC上实施测试时，JTAG兼容电路至少包括JTAG接口和控制器，控制器可以访问指令寄存器和多个数据寄存器。JTAG接口（共同称作测试访问端口，或者TAP）或是四-互联体接口或是五-互联体接口。基本的四-互联体包括：TM本文档来自技高网...

【技术保护点】
一种集成电路，包括：第一输入互联体，被配置以接收输入信号；第一测试启用互联体，被配置以接收测试启用信号；控制器，用于基于与所述输入信号相应的值执行所述集成电路的测试；输入端口；以及第一多路复用器，耦接于所述第一输入互联体，所述控制器和所述输入端口，并且可控制为响应所述测试启用信号的非断言传递所述输入信号到所述输入端口，并且可控制为响应所述测试启用信号的断言传递所述输入信号到所述控制器。

【技术特征摘要】
2011.09.30 US 13/250,3681.一种集成电路，包括：第一测试数据输入(TDI)互联体，被配置以接收输入信号；第一测试启用互联体，被配置以接收测试启用信号；测试访问端口(TAP)控制器，用于基于与所述输入信号相应的值执行所述集成电路的测试；从端口；以及第一多路复用器，耦接于所述第一测试数据输入(TDI)互联体、所述第一测试启用互联体、所述测试访问端口控制器和所述从端口，并且可控制为响应所述第一测试启用互联体上的所述测试启用信号的非断言传递所述输入信号到所述从端口，并且可控制为响应所述测试启用信号的断言传递所述输入信号到所述测试访问端口控制器；控制位，被配置以存储表示所述集成电路在或者不在JTAG直通模式的第二指示；第一测试数据输出互联体，被配置以产生测试输出数据；第二测试数据输出互联体，被配置以接收来自下游集成电路的远程产生的测试输出数据；第二多路复用器，耦接于所述第一测试数据输出互联体，并且可控制使得当所述第二指示是所述集成电路不在所述JTAG直通模式时，传递所述集成电路产生的第一测试输出数据到所述第一测试数据输出互联体使得生成所述测试输出数据；以及第三多路复用器，耦接于所述第二测试数据输出互联体和所述第二多路复用器，并且可控制使得当所述第二指示是所述集成电路在所述JTAG直通模式时，传递所述远程产生的测试输出数据到所述第二多路复用器使得生成在所述第一测试数据输出互联体上的所述测试输出数据。2.根据权利要求1所述的集成电路，其中：所述测试访问端口(TAP)控制器是联合测试行动组(JTAG)兼容控制器；以及所述从端口是从包括相互集成电路(I2C)端口和串行外围接口(SPI)端口的组中选择的。3.根据权利要求1所述的集成电路，还包括：第二测试启用互联体，被配置以产生作为输出信号的所述测试启用信号。4.根据权利要求1所述的集成电路，还包括：重置互联体，被配置以接收外部重置信号；以及重置电路，耦接于所述重置互联体，并且被配置以响应所述测试启用信号的断言来产生对应于所述外部重置信号的输出重置信号。5.根据权利要求1所述的集成电路，还包括：外部时钟互联体，被配置以接收外部时钟信号；以及时钟电路，耦接于所述外部时钟互联体，并且被配置以响应所述测试启用信号的断言来产生对应于所述外部时钟信号的输出时钟信号。6.一种多集成电路系统，包括：多个外部插脚；第一集成电路，具有第一测试访问端口(TAP)控制器、第一指令寄存器、至少一个第一测试数据寄存器(TDR)、耦接于所述多个外部插脚的多个第一互联体、以及多个第二互联体；以及第二集成电路，具有第二测试访问端口(TAP)控制器、第二指令寄存器、至少一个第二测试数据寄存器(TDR)、以及耦接于所述多个第二互联体的多个第三互联体；其中所述第一测试访问端口控制器当操作码被时钟同步到所述第一指令寄存器时被配置以映射操作码到引起所述第一测试访问端口控制器执行第一操作的第一指令，以及所述第二测试访问端口(TAP)控制器当操作码被时钟同步到所述第二指令寄存器时被配置以映射所述操作码到与所述第一指令不同的第二指令，其中所述第二指令引起所述第二测试访问端口(TAP)控制器执行与所述第一操作不同的第二操作。7.根据权利要求6所述的多集成电路系统，其中：所述多个外部插脚包括被配置以接收测试启用(TE)信号的测试启用(TE)插脚；所述多个第一互联体包括耦接于所述测试启用插脚的测试启用(TE)互联体；以及所述第一集成电路还包括从端口，其中当所述测试启用(TE)信号被去断言时，一组所述第一互联体被耦接于所述从端口，并且当所述测试启用(TE)信号被断言时，所述一组所述第一互联体被耦接于所述第一测试访问端口控制器。8.根据权利要求7所述的多集成电路系统，其中所述第一集成电路还包括：第一多路复用器，耦接于所述一组所述第一互联体、耦接于所述从端口、并且耦接于所述第一测试访问端口控制器，其中，所述第一多路复用器基于所述测试启用(TE)信号可控制使得当所述测试启用(TE...

【专利技术属性】
技术研发人员：M·E·斯坦雷，J·S·瓦卡罗，
申请(专利权)人：飞思卡尔半导体公司，
类型：发明
国别省市：