扫描测试以及扫描压缩是实现成本降低以及运送品质的关键。在更加复杂的设计中，新的瑕疵类型需要增加的压缩。然而，增加的未知(X)值密度减低了有效率的压缩。一扫描压缩方法可达到对于任何未知值的任何密度的非常高压缩以及完全涵盖率。所描述的技术可完全地并入所述的测试用设计(DFT)以及自动化测试型样产生(ATPG)流程中。比起其他方法，在工业设计上来自使用这些技术的结果展现了一致且可预测的优势。
【技术实现步骤摘要】
本专利技术关于集成电路的扫描测试，特别是关于可用于此扫描测试期间的压缩技术及结构。
技术介绍
集成电路(IC)中更大及更多的复杂逻辑设计导致需要更多的精密测试，以确保那些IC的无故障(fault-free)性能。此测试可代表集成电路(IC)的设计、制造以及服务成本的一重要部分。在一简单的模型中，一 IC的测试可包含对一电路的输入应用多重测试型样，以及监控其输出以侦测故障的发生。故障涵盖率(fault coverage)指的是所述的测试型样在侦测一范围潜在故障的每个故障的效率。因此，如果一组测试型样能够实质上地侦测每个潜在故障，则故障涵盖率已达到近乎100%。为了帮助达到更好的故障涵盖率以及最小化测试成本，可使用DFT〔测试用设计(design-for-test)〕。在一 DFT技术中,可使用逻辑设计中的结果。具体而言,在IC中实施的一逻辑设计一般包含多个状态元件，例如连续储存元件，如正反器。这些状态元件可连接至计算过长度的扫描链中，所述的长度基于所述的设计而不同。在一具体实施例中，在一设计中的所有状态元件是可扫描的，即，每个状态元件是在一扫描链中。在所述的扫描链中的所述的状态兀件典型地称为扫描胞兀。在DFT中，每个扫描链包含一扫描输入插脚以及一扫描输出插脚，其做为所述的测试模式期间的控制及观察节点。所述的扫描链经由所述的扫描胞元而通过在预定的逻辑信号中计时而负载。因此，如果最长的扫描链包含500个扫描胞元，则使用至少500个时钟周期以完成所述的负载程序。注意，在实际的具体实施例中，软件可补偿不同的扫描链长度，藉此确保来自每个测试型样的输出被相应地辨识及分析。可使用一外部测试装置而产生所述的扫描链的所述的测试型样。产生这样的一种装置，可通过对具有N个输入及扫描胞元的一设计应用2N个输入型样而完成一彻底的测试。然而，由于输入数量的增加，此测试方法在商业上是不可行的。为了解决此问题，当提供故障涵盖率接近100%时，可使用决定性的自动测试型样产生(ATPG)以产生一较小组的型样。具体而言，在决定性的ATPG中，每个测试型样被设计成去测试尽可能多的故障。然而，即使具有减少的测试型样，在决定性的ATPG型样在所述的测试应用设备中仍需要重要的储存区域以提供给被直接输入至所述的扫描链的大量型样，以及给来自所述的扫描链的预期输出值。此外，此测试方法因其晶片外(off-chip)的存取时间而不具效率。或者较常地，在目前复杂的IC中，可将结构加至允许所述的IC快速测试本身的设计中。这些内建的自我测试(BIST)结果可包含不同的型样产生器，最典型的为一伪随机的型样产生器(PRPG)。在PRPG所产生的型样经由所述的测试设计的扫描链而传播后，分析所述的输出以决定是否侦测到一故障。在2007年6月26日申请、标题为「对不确定扫描链输出具耐性的的决定性BIST构造」的美国专利号7，237，162中描述了使用PRPG的一示范性扫描测试系统及技术，其于此并入以做为参考。为了在IC扫描测试期间达到高瑕疵涵盖率，特别是在光的缩小制程技术以及新的IC材料中，可使用不同的故障模型〔例如安装性(stuck-at)、转态延迟(transitiondelay)以及短路/断路模型〕。不幸的是，虽然用于时机取决及序列取决故障模式的测试型样对于新技术日渐重要，这种测试型样可需要多至2-5倍的测试器时间及资料。对于下一代的工具，目前测试资料量及测试应用时间呈现持续增加至少一数量级。因此，单独扫描的扫描测试已变成不足以做为控制测试成本的方法。即使是以现代化ATPG所产生的高度压缩向量集也需要晶片内(on-chip)的压缩及解压缩，以减少测试成本。扫描压缩通过减低测试型样数量、测试应用时间以及测试器的插脚数需要而降低了测试成本。扫描负载压缩技术利用了相比于「不关注」位元(即在所述的测试设计中那些不代表故障的位元)的「关注」位元(即储存于预定扫描胞元中的值，所述的扫描胞元可达到目标故障的侦测)的不足。扫描卸载压缩技术利用了错误值大约随机出现并一次只出现在一些扫描链上的事实。具体而言，除了关注位元及不关注位元外，所述的测试设计可偶尔输出不确定的位兀。如其名所指，一不确定位兀(于此称为一“X”)具有一未知的值(即无法通过所述的ATPG程序期间所使用的模拟而准确预测的一个值)。因此，X位元可误导所述的扫描输出的分析。此外，这种X位元可通过遮蔽观察而限制卸载压缩，也可通过要求额外的关注位元而限制负载压缩，以防止X或避免他们对扫描输出的效应。不幸的是，积极进取的设计与技术以及精密的故障模型可增加撷取一 X值的扫描胞元的数量。静态X—般指的是在对操作参数不敏感的一零迟延模拟中所见的未知的值。示范性的静态X包含未建模(un-modeled)区块(例如类比记忆体区块)以及汇排流冲突。虽然静态X在设计时为已知，大部分不具有简单的定位。此外，因为时机、操作参数(例如电压以及温度)或制造瑕疵而可能产生「动态」X。因此产生一种扫描压缩方法的需要，所述的方法可以同时达到数个积极的目标。
技术实现思路
本专利技术提供了一种用以测试一集成电路(IC)设计的系统，所述的集成电路设计包含多个扫描链。此扫描测试系统可包含两个伪随机型样产生器(PRPG)处理链以及一卸载区块。所述的第一 PRPG处理链可接收一第一种子以产生用以鉴定所述的设计的故障的型样。也就是说，所述的型样应用于所述的多个扫描链。所述的第二 PRPG处理链可接收一第二种子(注此处的更正请参考原文“The second PRPG processing chain canreceive a second seed to generate X~to lerant (XTOL) control bits···”)以产生超耐性(XTOL)控制位元，所述的XTOL控制位元决定所述的扫描链的可观察性的一等级。所述的卸载区块可接收来自所述的多个扫描链的所述的扫描输出以及所述的XTOL控制位元，并产生用以分析所述的设计的测试输出。在一具体实施例中，所述的第一 PRPG处理链可包含一关注PRPG (CARE PRPG)以及一关注移相器(CARE phase shifter)。所述的关注PRPG可接收所述的第一种子。所述的关注移相器可提供解压缩的输出至所述的多个扫描链。所述的第一 PRPG处理链也可包含一关注影子暂存器，其接收来自所述的关注PRPG的输入以及提供输出至所述的关注移相器。所述的关注PRPG可提供一 Pwr_ctrl (功率控制)信号,所述的Pwr_ctrl信号使所述的关注影子暂存器处于一保持(Hold)模式，使得常数被位移至所述的扫描链中，以降低位移功率。所述的第二 PRPG处理链可包含一 XTOL PRPG、一 XTOL移相器以及一 XTOL影子暂存器。所述的XTOL PRPG可接收所述的第二种子。所述的XTOL移相器可接收所述的XTOLPRPG的输出。所述的XTOL影子暂存器可接收所述的XTOL移相器的输出以及提供所述的XTOL控制位元。在一具体实施例中，所述的XTOL PRPG被配置成用以产生一保持信号，所述的保持信号使所述的XTOL影子暂存器处于一保持模式。所述的扫描测试系统可进一步包含一可寻址的PRPG影子，其配置成用以接收来本文档来自技高网...
【技术保护点】
一种用以将关注位元映射至一关注伪随机型样产生器(PRPG)的方法，其中，所述的方法包含：决定位移的一最大窗口，所述的最大窗口的所有关注位元可映射成一单一种子。
【技术特征摘要】
1.一种用以将关注位元映射至一关注伪随机型样产生器(PRPG)的方法，其中，所述的方法包含 决定位移的一最大窗口，所述的最大窗口的所有关注位兀可映射成一单一种子。2.如权利要求1所述的方法，其中，决定所述的最大窗口包含 以位移周期分类所述的关注位元，以及对于每个位移周期进行分类； 计算一最大窗口，使得在一窗口中的一关注位元总数不超过一预先计算的限制；以及当所述的窗口中所有的关注位元可映射成一单一种子时，将所述的单一种子载入至所述的关注PRPG中。3.如权利要求2所述的方法，其中，所述方法还包含 当非所有的关注位元可映射成所述的单一种子时，则线性地减少所述的窗口。4.一种用以将X-耐性(XTOL)控制位元映射成一 XTOL伪随机型样产生器(PRPG)的方法，其中，所述的方法包含 决定位移的一最大窗口，所述的最大窗口的所有XTOL位兀可映射成一单一种子；以及 决定所述的最大窗口的一最佳开始。5.如权利要求4所...
【专利技术属性】
技术研发人员：彼得·沃尔，约翰·A·威库考斯基，弗瑞德里克·J·纽费克斯，
申请(专利权)人：新诺普系统公司，
类型：发明
国别省市：
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