CPU测试系统技术方案

本实用新型专利技术实施例提供一种CPU测试系统，包括第一中央处理器CPU、第二CPU、增强联合测试行为组EJTAG接口、第一控制开关、第二控制开关，其中，所述EJTAG接口的测试信号输出端与所述第一CPU的测试信号输入端连接；所述第一CPU的测试结果输出端通过所述第一控制开关与所述EJTAG接口的测试结果输入端连接；所述第一CPU和所述第二CPU通过总线连接；所述第二CPU的测试信号输入端通过所述第二控制开关与所述第一CPU的测试信号输入端连接；所述第二CPU的测试结果输出端通过第三控制开关与所述EJTAG接口的测试结果输入端连接。用于提高对CPU的测试效率。

【技术实现步骤摘要】
CPU测试系统
本技术实施例涉及计算机
，尤其涉及一种CPU测试系统。
技术介绍
目前，通常采用增强联合测试行为组(EnhancedJointTestActionGroup，简称EJTAG)接口对主板中的中央处理器(CentralProcessingUnit，简称CPU)进行测试。在实际应用过程中，随着用户需求的不断提高，在主板中可以设置多个CPU。在现有技术中，当需要对主板中的多个CPU进行测试时，先进行测试布线，具体的，为每一个CPU设置一个单独的EJTAG接口，并分别将各个EJTAG接口与测试设备(例如电脑)连接，使得测试布线过程复杂；在测试过程中，测试人员需要分别通过各个CPU对应的EJTAG接口和测试设备对各个CPU进行测试。由上可知，在现有技术中，测试布线过程复杂，且测试过程复杂，导致对CPU测试的效率低下。
技术实现思路
本技术实施例提供一种CPU测试系统，用于提高对CPU的测试效率。第一方面，本技术提供一种CPU测试系统，包括第一中央处理器CPU、第二CPU、增强联合测试行为组EJTAG接口、第一控制开关、第二控制开关，其中，所述EJTAG接口的测试信号输出端与所述第一CPU的测试信号输入端连接；所述第一CPU的测试结果输出端通过所述第一控制开关与所述EJTAG接口的测试结果输入端连接，以使所述第一控制开关闭合时，所述第一CPU向所述EJTAG接口发送所述第一CPU的测试结果；所述第一CPU和所述第二CPU通过总线连接；所述第二CPU的测试信号输入端通过所述第二控制开关与所述第一CPU的测试信号输入端连接，以使所述第二控制开关闭合时，所述第一CPU通过所述总线向所述第二CPU发送所述第一CPU接收到的测试信号；所述第二CPU的测试结果输出端通过第三控制开关与所述EJTAG接口的测试结果输入端连接，以使所述第二控制开关闭合时，所述第二CPU向所述EJTAG接口发送所述第二CPU的测试结果、及所述第一CPU通过所述总线向所述第二CPU发送的第一CPU的测试结果。在一种可能的实施方式中，所述第一控制开关闭合时，所述第二控制开关断开；所述第二控制开关闭合时，所述第一控制开关断开。在另一种可能的实施方式中，所述第一CPU的测试时钟输入端与所述EJTAG接口的测试时钟输出端连接；所述第一CPU的测试复位端与所述EJTAG接口的测试复位端连接；所述第一CPU的测试模式选择端分别与所述EJTAG接口的测试模式选择端连接。在另一种可能的实施方式中，所述第二CPU的测试时钟输入端通过所述第二控制开关与所述第一CPU的测试时钟输入端连接，用于在所述第二控制开关闭合时，所述第一CPU通过所述总线向所述第二CPU发送所述第一CPU接收到的时钟信号；所述第二CPU的测试复位端通过所述第二控制开关与所述第一CPU的测试复位端连接，用于在所述第二控制开关闭合时，所述第一CPU通过所述总线向所述第二CPU发送所述第一CPU接收到的复位信号；所述第二CPU的测试模式选择端通过所述第二控制开关与所述第一CPU的测试模式选择端连接，用于在所述第二控制开关闭合时，所述第一CPU通过所述总线向所述第二CPU发送所述第一CPU接收到的测试模式。在另一种可能的实施方式中，所述第二控制开关包括第一子开关、第二子开关、第三子开关、第四子开关和第五子开关，所述第一子开关、所述第二子开关、所述第三子开关、所述第四子开关和所述第五子开关同时断开、同时闭合，其中，所述第二CPU的测试信号输入端通过所述第一子开关与所述第一CPU的测试信号输入端连接；所述第二CPU的测试结果输出端通过所述第二子开关与所述EJTAG接口的测试结果输入端连接；所述第二CPU的测试时钟输入端通过所述第三子开关与所述第一CPU的测试时钟输入端连接；所述第二CPU的测试复位端通过所述第四子开关与所述第一CPU的测试复位端连接；所述第二CPU的测试模式选择端通过所述第五子开关与所述第一CPU的测试模式选择端连接。在另一种可能的实施方式中，所述EJTAG接口的电源端与所述第一CPU的电压输出端连接。在另一种可能的实施方式中，所述EJTAG接口还与测试设备连接，其中，所述EJTAG接口用于接收所述测试设备发送的测试信号，并向所述测试设备发送所述第一CPU或第二CPU发送的测试结果。在另一种可能的实施方式中，所述第一控制开关为12pin6路拨码开关中的一路开关，所述第二控制开关为所述12pin6路拨码开关中的五路开关。本技术提供的CPU测试系统，通过第一控制开关和第二控制开关控制EJTAG接口与第一CPU和第二CPU的连接关系，进而实现通过一个EJTAG接口可以同时第一CPU和第二CPU进行测试，简化测试布线过程及测试过程，进而提高对CPU进行测试的效率；进一步的，在主板中减少了EJTAG接口的数量，进而节省主板中的空间，还降低测试成本。附图说明为了更清楚地说明本技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。图1为本技术提供的CPU测试系统的应用场景示意图；图2为本技术提供的CPU测试系统的结构示意图一；图3为本技术提供的CPU测试系统的结构示意图二。具体实施方式为使本技术实施例的目的、技术方案和优点更加清楚，下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本技术一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。图1为本技术提供的CPU测试系统的应用场景示意图，请参见图1，包括第一CPU101、第二CPU102、控制开关103、EJTAG接口104和测试设备105。其中，第一CPU101和第二CPU102可以为设置在同一主板中的CPU，第一CPU101和第二CPU102分别与控制开关103连接，控制开关103与EJTAG接口104连接，该控制开关103可以控制第一CPU101和第二CPU102与EJTAG接口104的连接关系，以使EJTAG接口104同时对第一CPU101和第二CPU102中的一个或多个进行测试；测试设备105可以为电脑等设备，测试设备105可以协助EJTAG接口104对CPU进行测试。在本申请中，可以通过一个EJTAG接口对多个CPU进行测试，不但可以节省主板中的空间，还可以简化测试布线过程及测试过程，进而提高对CPU进行测试的效率。下面，通过具体实施例对本申请所示的技术方案进行详细说明。需要说明的是，下面这几个具体的实施例可以相互结合，对于相同或相似的概念或过程可能在某些实施例中不再赘述。图2为本技术提供的CPU测试系统的结构示意图一，请参见图2，该CPU测试系统可以包括第一中央处理器CPU201、第二CPU202、EJTAG接口203、第一控制开关204、第二控制开关205，其中，EJTAG接口203的测试信号输出端与第一CPU201的本文档来自技高网...

【技术保护点】
一种CPU测试系统，其特征在于，包括第一中央处理器CPU、第二CPU、增强联合测试行为组EJTAG接口、第一控制开关、第二控制开关，其中，所述EJTAG接口的测试信号输出端与所述第一CPU的测试信号输入端连接；所述第一CPU的测试结果输出端通过所述第一控制开关与所述EJTAG接口的测试结果输入端连接，以使所述第一控制开关闭合时，所述第一CPU向所述EJTAG接口发送所述第一CPU的测试结果；所述第一CPU和所述第二CPU通过总线连接；所述第二CPU的测试信号输入端通过所述第二控制开关与所述第一CPU的测试信号输入端连接，以使所述第二控制开关闭合时，所述第一CPU通过所述总线向所述第二CPU发送所述第一CPU接收到的测试信号；所述第二CPU的测试结果输出端通过第三控制开关与所述EJTAG接口的测试结果输入端连接，以使所述第二控制开关闭合时，所述第二CPU向所述EJTAG接口发送所述第二CPU的测试结果、及所述第一CPU通过所述总线向所述第二CPU发送的第一CPU的测试结果。

【技术特征摘要】
1.一种CPU测试系统，其特征在于，包括第一中央处理器CPU、第二CPU、增强联合测试行为组EJTAG接口、第一控制开关、第二控制开关，其中，所述EJTAG接口的测试信号输出端与所述第一CPU的测试信号输入端连接；所述第一CPU的测试结果输出端通过所述第一控制开关与所述EJTAG接口的测试结果输入端连接，以使所述第一控制开关闭合时，所述第一CPU向所述EJTAG接口发送所述第一CPU的测试结果；所述第一CPU和所述第二CPU通过总线连接；所述第二CPU的测试信号输入端通过所述第二控制开关与所述第一CPU的测试信号输入端连接，以使所述第二控制开关闭合时，所述第一CPU通过所述总线向所述第二CPU发送所述第一CPU接收到的测试信号；所述第二CPU的测试结果输出端通过第三控制开关与所述EJTAG接口的测试结果输入端连接，以使所述第二控制开关闭合时，所述第二CPU向所述EJTAG接口发送所述第二CPU的测试结果、及所述第一CPU通过所述总线向所述第二CPU发送的第一CPU的测试结果。2.根据权利要求1所述的测试系统，其特征在于，所述第一控制开关闭合时，所述第二控制开关断开；所述第二控制开关闭合时，所述第一控制开关断开。3.根据权利要求1或2所述的测试系统，其特征在于，所述第一CPU的测试时钟输入端与所述EJTAG接口的测试时钟输出端连接；所述第一CPU的测试复位端与所述EJTAG接口的测试复位端连接；所述第一CPU的测试模式选择端分别与所述EJTAG接口的测试模式选择端连接。4.根据权利要求3所述的测试系统，其特征在于，所述第二CPU的测试时钟输入端通过所述第二控制开关与所述第一CPU的测试时钟输入端连接，用于在所述第二控制开关闭合时，所述第一CPU通过所述总线向所述第二CPU发送所述第一CPU接收到的时钟信...

【专利技术属性】
技术研发人员：陈敏武，
申请(专利权)人：龙芯中科技术有限公司，
类型：新型
国别省市：北京,11