本发明专利技术公开了一种阵列基板和设置有该阵列基板的显示装置，涉及显示领域，能进一步缩减周边的边框尺寸，实现更窄边框，从而提升显示装置的有效显示面积。本发明专利技术所述阵列基板，包括：基板，设置在所述基板上的栅线，以及移位寄存器；所述移位寄存器包括：与所述栅线相连的第一薄膜晶体管；时钟控制信号线和第一信号线，延伸至所述阵列基板的显示区域；所述第一薄膜晶体管至少一个，且分布在所述阵列基板的显示区域内，所述第一薄膜晶体管的源极与时钟控制信号线相连，其漏极与所述栅线相连，其栅极与所述第一信号线相连。
【技术实现步骤摘要】
本专利技术涉及显示领域，尤其涉及一种阵列基板和包括该阵列基板的显示装置。
技术介绍
阵列基板行驱动(Gate Driver on Array, GOA)技术，是直接将栅极驱动电路 (Gate driver ICs)集成在阵列基板上,来代替外接驱动芯片的一种工艺技术。该技术的应用不仅可减少生产工艺程序，降低产品成本，提高集成度，而且可以做到面板两边对称的美观设计，同时也省去了栅极电路(Gate IC)的绑定(Bonding)区域以及扇出(Fan-out)布线空间，从而可实现窄边框的设计，提高产能和良品率。但现有GOA电路尺寸较大，占用较大的空间，导致现有使用GOA集成技术的液晶面板，其边框尺寸很难进一步缩小，影响实际的窄边框效果。
技术实现思路
本专利技术所要解决的技术问题在于提供一种阵列基板和设置有该阵列基板的显示装置，能进一步缩减周边的边框尺寸，实现更窄边框，从而提升显示装置的有效显示面积。为达到上述目的，本专利技术的实施例采用如下技术方案一种阵列基板，包括基板，设置在所述基板上的栅线，以及所述向栅线输出栅极驱动信号的移位寄存器；所述移位寄存器包括与所述栅线相连的第一薄膜晶体管；时钟控制信号线和第一信号线，延伸至所述阵列基板的显示区域；所述第一薄膜晶体管至少一个，且分布在所述阵列基板的显示区域内，所述第一薄膜晶体管的源极与时钟控制信号线相连，其漏极与所述栅线相连，其栅极与所述第一信号线相连。优选地，所述第一信号线与所述栅线间隔设置，且与所述栅线平行。 可选地，所述时钟控制信号线平行于所述栅线。进一步地，所述移位寄存器还包括输出所述第一薄膜晶体管导通或截止的控制信号的控制单元，所述控制单元与所述第一信号线相连，设置在所述阵列基板边缘的非显示区域内。可选地，所述控制单元包括第二薄膜晶体管，其源极和栅极连接在一起作为该移位寄存器的输入端，其漏极与所述第一信号线相连，及，第三薄膜晶体管，其源极与所述第二薄膜晶体管的漏极相连，其漏极接收接地信号，其栅极接收复位信号，以及，第四薄膜晶体管，其源极与所述栅线相连，其漏极与接地信号相连，其栅极接收复位信号。可选地，所述第一信号线与所述栅线位于同一层。可选地，所述时钟控制信号线与所述栅线位于同一层。可选地，还包括数据线，所述时钟控制信号线与所述数据线位于同一层。优选地，所述第一薄膜晶体管以相等的间距设置在所述阵列基板的显示区域内。可选地，所述的阵列基板还包括设置在阵列基板显示区域的驱动薄膜晶体管；所述第一薄膜晶体的有源层与所述驱动薄膜晶体管的有源层位于同一层。本实施例还提供一种显示装置，设置有所述的任一阵列基板。现有液晶面板的设计使用GOA集成技术，但因GOA电路尺寸较大，占用较大的空间，因此很难做到窄边框的效果。而本专利技术中提供的阵列基板和设置有该阵列基板的显示装置，通过将GOA电路当中占用面积较大的用于输出栅极驱动信号的薄膜晶体管以及电容，转移到阵列面板内部，减小GOA电路占用的边框区域，从而达到缩减边框尺寸的目的， 使得窄边框的设计得以实现，提升显示装置的有效显示面积。附图说明图I为一种常用的栅极驱动电路的移位寄存器的示意图2为本专利技术实施例提供的阵列基板的结构示意图3为本专利技术实施例中阵列基板显示区域的局部放大示意图4为第二种常用的栅极驱动电路的移位寄存器的示意图5为本专利技术实施例提供的另一阵列基板的结构示意图6为第三种常用的栅极驱动电路的移位寄存器的示意图。附图标记说明11-显示区域，12-栅线，13-第一信号线，14-时钟控制信号线，15-数据线，16-公共电极线，M-驱动薄膜晶体管，21-控制单元。具体实施方式本专利技术实施例提供一种阵列基板和设置有该阵列基板的显示装置，能进一步缩减周边的边框尺寸，实现更窄边框，从而提升显示装置的有效显示面积，改善显示效果。现有技术中通过GOA集成技术将栅极驱动电路设置在阵列基板的边缘(边框的对应位置，即阵列基板的非显示区域)，但因用于输出栅极驱动信号的薄膜晶体管以及电容占用面积较大，导致边框尺寸很难进一步缩小。本专利技术通过将第一薄膜晶体管以及电容转移到阵列基板的显示区域，减小栅极驱动电路在边框区域占用的面积，从而达到缩减边框尺寸的目的，使得窄边框的设计得以实现，提升显示装置的有效显示面积。下面结合附图对本专利技术实施例进行详细描述。此处所描述的具体实施方式仅仅用以解释本专利技术，并不用于限定本专利技术。需要说明的是，对于液晶显示领域的晶体管来说，漏极和源极没有明确的区别，因此本专利技术实施例中所提到的晶体管的源极可以为晶体管的漏极，晶体管的漏极也可以为晶体管的源极。实施例如图I所示，为一种用于栅极驱动电路的移位寄存器，针对多个该移位寄存器相互级联构成栅极驱动电路，本专利技术实施例提供一种窄边框的阵列基板，如图2所示，该阵列基板包括基板(图中未示出)，设置在所述基板上的栅线12 (图中仅示出一行)，以及向栅线12输出栅极驱动信号的移位寄存器(图中仅示出一个)；所述移位寄存器，包括至少一个第一薄膜晶体管Ml’，与栅线12相连；时钟控制信号线14和第一信号线13，延伸至阵列基板的显示区域11 ；所述至少一个第一薄膜晶体管Ml’，分布在阵列基板的显示区域11内，第一薄膜晶体管Ml’的源极与时钟控制信号线14相连，其漏极与所述栅线12相连，其栅极与第一信号线13相连。本实施例所述第一信号线13延伸到阵列基板的显示区域11内，与第一薄膜晶体管Ml’的栅极相连，输入控制第一薄膜晶体管Ml’导通或截止的控制信号。一般移位寄存器中向栅线输出栅极驱动信号的薄膜晶体管(即负责输出的薄膜晶体管，如图I中的Ml)尺寸最大，占用面积大，另外电容C的尺寸也很大，本实施例采用的方法为将负责输出的薄膜晶体管Ml分解成至少I个位于显示区11的第一薄膜晶体管 Ml’，例如多个小的第一薄膜晶体管Ml’，分散设置在显示区域11当中，同时将与图I中负责输出的薄膜晶体管Ml相连的时钟控制信号线14和第一信号线13延伸至阵列基板的显示区域11，从而缩减栅极驱动电路在边框区域占用的面积，达到缩减边框尺寸的目的。其中， 第一信号线13及相连的第一薄膜晶体管Ml’的栅极，与栅线12及相连的第一薄膜晶体管 Ml’的漏极之间存在寄生电容，等效于图I中的电容C。其中，作为一种优选的实施方式，所述第一薄膜晶体管Ml’以相等的间距设置在阵列基板的显示区域内，设计简单，避免第一薄膜晶体管Ml’的不均匀分布对寄生电容(等效于图I中的电容C)产生不良影响，保证像素电极的充放电。除此之外，所述移位寄存器中还包括输出第一薄膜晶体管Ml’导通或截止的控制信号的控制单元21，即控制单元21与第一信号线13连接，设置在所述阵列基板边缘的非显示区域内，即控制单元21通过第一信号线13连接至第一薄膜晶体管Ml’的栅极。可选地，控制单元21包括用于接收输入信号的第二薄膜晶体管M2，第三薄膜晶体管M3和第四薄膜晶体管M4，均设置在阵列基板边缘的非显示区域内(边框区域)。其中，用于接收输入信号的第二薄膜晶体管M2，其源极和栅极连接在一起作为该移位寄存器的输入端(INPUT)，其漏极与第一信号线13相连；第三薄膜晶体管M3用于接收复位信号， 控制I3U节点(位于M2、M3之间，且与第一信号线13相连的点)充放电，其源极与第二薄膜晶体M2管的漏本文档来自技高网...
【技术保护点】
一种阵列基板，包括：基板，设置在所述基板上的栅线，以及向所述栅线输出栅极驱动信号的移位寄存器；其特征在于，所述移位寄存器包括：与所述栅线相连的第一薄膜晶体管；时钟控制信号线和第一信号线，延伸至所述阵列基板的显示区域；所述第一薄膜晶体管至少一个，且分布在所述阵列基板的显示区域内，所述第一薄膜晶体管的源极与时钟控制信号线相连，其漏极与所述栅线相连，其栅极与所述第一信号线相连。
【技术特征摘要】
【专利技术属性】
技术研发人员：王峥，
申请(专利权)人：京东方科技集团股份有限公司，北京京东方显示技术有限公司，
类型：发明
国别省市：
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