保护电路和控制电路制造技术

本发明专利技术公开了一种保护电路，适用于减少漏电流，包括第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管，以及第二NMOS晶体管。第一PMOS晶体管耦接在第一电位节点和节点之间，且具有耦接到输入节点的第一栅极。第二PMOS晶体管耦接在节点和输出节点之间。第一NMOS晶体管耦接在输出节点和接地节点之间，且具有耦接到输入节点的第三栅极。第二NMOS晶体管耦接在输入节点和第二PMOS晶体管的第二栅极之间，且具有耦接到第二电位节点的第四栅极。本发明专利技术提供的保护电路，以及包括保护电路的控制电路，皆可减少栅极致漏极漏电流，降低了互补式金属氧化物半导体装置的电力消耗量，具有节省电能的好处。

【技术实现步骤摘要】

本专利技术涉及一种保护电路，特别是关于可减少漏电流的保护电路。
技术介绍
栅极致漏极漏电流(gate induced drain leakage,GIDL)对于互补式金属氧化物半导体装置(Complementary Metal-Oxide-Semiconductor,CMOS)是一个重要的问题。栅极致漏极漏电流是一种不导通状态(off-state)的电流，在当栅极和漏极之间的电位差增大时，栅极致漏极漏电流将变得更明显，亦即互补式金属氧化物半导体装置将虚耗更多电力。
技术实现思路
为了解决栅极致漏极漏电流的问题，本专利技术提供一种保护电路和控制电路，可降低栅极和漏极之间的电位差，因而降低栅极致漏极漏电流。本专利技术提供一种保护电路，适用于减少漏电流，包括一第一 PMOS晶体管，耦接在一第一电位节点和一节点之间，且具有耦接到一输入节点的一第一栅极；一第二 PMOS晶体管，耦接在上述节点和一输出节点之间，具有一第二栅极；一第一 NMOS晶体管，耦接在上述输出节点和一接地节点之间，且具有耦接到上述输入节点的一第三栅极；以及一第二 NMOS晶体管，耦接在上述输入节点和上述第二栅极之间，且具有耦接本文档来自技高网...

【技术保护点】
一种保护电路，其特征在于，适用于减少漏电流，包括：一第一PMOS晶体管，耦接在一第一电位节点和一节点之间，且具有耦接到一输入节点的一第一栅极；一第二PMOS晶体管，耦接在所述节点和一输出节点之间，具有一第二栅极；一第一NMOS晶体管，耦接在所述输出节点和一接地节点之间，且具有耦接到所述输入节点的一第三栅极；以及一第二NMOS晶体管，耦接在所述输入节点和所述第二栅极之间，且具有耦接到一第二电位节点的一第四栅极，其中，所述接地节点提供一接地电位，所述第一电位节点提供一第一电位，所述第二电位节点提供一第二电位，且所述第一电位、所述第二电位皆高于所述接地电位。

【技术特征摘要】

【专利技术属性】
技术研发人员：林哲民，
申请(专利权)人：华邦电子股份有限公司，
类型：发明
国别省市：