时钟数据恢复电路和时钟数据恢复方法技术

本申请涉及时钟数据恢复电路和时钟数据恢复方法。公开了一种处理器，其包括以下部件：运算器，配置为执行指令；指令译码部，配置为将运算器中执行的指令译码，并输出操作码；以及中断寄存器，配置为接收中断信号，其中指令译码部包括指令代码映射图，指令代码映射图存储对应于指令的操作码并根据输入的指令输出操作码，以及指令代码映射图将待输出的多组操作码存储为对应于附加指令的切换操作码，并根据中断信号切换多组切换操作码，所述附加指令是所述指令的一部分。

【技术实现步骤摘要】

这里讨论的实施例涉及处理器。
技术介绍
近年来，广泛使用包括处理器(CPU)的半导体处理装置。例如在汽车中，安装了大约100个半导体处理装置。作为用于特定应用的半导体处理装置，从成本角度出发，使用通用半导体处理装置。在半导体处理装置的实际使用中，在很多情况下重复进行特定应用中的专门处理，并频繁执行特定指令。因此，为了迅速响应请求，将用户应用最优化，使用包括处理器的半导体处理装置，其中对于每个应用，向所述处理器添加了专用指令。在这样的处理器中，一般使用这样的方法其中为附加指令设置专用接口，并分配专用操作码。图IA是示出包括添加了特定指令的处理器的计算机的硬件构造的示意图。将这·样的计算机实现为半导体处理装置，且半导体处理装置包括在各个部件中。在图IA中，粗箭头线指示数据的流动，细箭头线指示指令的流动，虚箭头线指示指令操作控制信号的流动。如图IA所示，计算机具有处理器11、指令存储器21、数据存储器22以及处理附加指令的专用处理运算器23。处理器11具有指令译码部12、运算器13、寄存器文件(registerfile) 14以及数据传输模块15。指令译码部12提取从指令存储器21读取的指令，通过将提取的指令译码，产生指令操作控制信号(操作代码操作码)，以用于在运算器13中执行，并将操作码输出到运算器13。此外，指令译码部12将用于执行指令的数据的信息发送到数据传输模块15。数据传输模块15从数据存储器22读取用于执行指令的数据并将数据存储在寄存器文件14中。运算器13根据操作码处理寄存器文件14中存储的数据(存在不使用数据的情况)并将处理结果的数据存储在寄存器文件14中。数据传输模块15从寄存器文件14读取处理结果的数据并将数据存储在数据存储器22中。以上是处理器的一般操作。当专用处理运算器23处理附加指令时，专用处理运算器23被连接到处理器11。处理器11具有接口，以连接专用处理运算器23。当通过指令译码部12译码的指令是附加指令时，接口将指令操作控制信号(操作码)输出到专用处理运算器23，并且数据在专用处理运算器23与寄存器文件14之间输入和输出。具有接口和运算器13的部分被称为运算部。专用处理运算器23根据对应于附加指令的操作码处理寄存器文件14中存储的数据，并将处理结果的数据存储在寄存器文件14中。图IB是示出指令译码部12持有的指令代码映射图的示例的示意图。指令译码部12具有指令代码映射图，指令代码映射图存储对应于指令的操作码，并读取和输出对应于输入指令的操作码。图IB示出4X8指令代码映射图，并针对32个指令产生操作码。例如，将附加指令分配给第四行的1X8区域，将通过运算器13执行的通用指令分配给第一行至第三行的3X8区域。如图IB所示，在32个指令区中，将8个指令区分配给附加指令。因此，通用指令被限制为24个，附加指令被限制为8个。因此，难以充分定义可执行通用指令以及可执行附加指令的数量。不仅在连接处理附加指令的专用处理运算器23以执行附加指令时，而且在运算器13执行除了基本指令之外的专门指令时，小数量的指令产生问题。如果将指令代码映射图扩展，则可执行指令的数量增加。但是，这要求表示指令代码的比特的数量增加，并且因此，处理器的电路规模显著增加。相关文献日本特开专利文献No.H05-88885日本特开专利文献No.Hll-212804日本特开专利文献No.2001-184209 日本特开专利文献Νο·Η07-13758日本特开专利文献No.2004-51104
技术实现思路
根据实施例，利用通过处理器持有的功能，以适合于实际应用的形式实现能够增加可执行指令数量的处理器。根据实施例的方案，一种处理器包括运算器，配置为执行指令；指令译码部，配置为将运算器中执行的指令译码，并输出操作码；以及中断寄存器，配置为接收中断信号，其中指令译码部包括指令代码映射图，该指令代码映射图存储对应于指令的操作码并根据输入的指令输出操作码，指令代码映射图将待输出的多组操作码存储为对应于附加指令的切换操作码，附加指令是指令的一部分，并且指令代码映射图根据中断信号切换多组切换操作码。在根据实施例的处理器中，通过对应于中断信号切换指令代码映射图，以适合于实际应用的形式增加可执行指令的数量。附图说明图IA是安装有添加了指令的处理器的通用计算机的硬件概要的构造示意图。图IB是示出指令译码部持有的指令代码映射图的示例的示意图。图2是第一实施例的计算机的硬件概要的构造示意图。图3是示出中断寄存器(REG)的构造的示意图。图4A至图4D分别是示出指令译码部中的指令译码映射图，并示出附加指令区中操作码对应于中断号码I至4的变化的示意图。图5是示出第一实施例的计算机中指令译码部的构造的示意图。图6是示出使用附加指令的中断处理的程序示例的示意图。图7是示出将中断信号输入处理器并切换附加指令译码器的定时的时序图。图8是第二实施例的计算机的硬件概要的构造示意图。具体实施例方式图2是第一实施例的计算机的硬件概要的构造示意图。第一实施例的计算机具有处理器31、指令存储器21、数据存储器22以及处理附加指令的专用处理运算器23。处理器31具有指令译码部32、运算器33、寄存器文件34、数据传输模块35以及中断寄存器(REG) 36。指令译码部32具有附加指令译码器42。接收包括在半导体处理装置的芯片的内部和外部产生的中断信号的处理器是公知的。处理器31分支到中断操作器并响应于中断信号进行中断处理，并且在完成中断处理时通过返回(RETI)指令返回进行初始处理。中断信号具有多中断结构，其中根据执行优先级来分配中断号码。在进行中断处理时，如果接收具有较高优先级的中断信号，则处理器31中止中断处理并进行具有较高优先级的中断处理，并且在完成具有较高优先级的中断处理时返回到中止的中断处理。中断寄存器36是保留中断号码的寄存器，从处理器31分支到中断操作器直到处理器31通过RETI指令返回初始处理，中断寄存器36保留中断号码。图3是示出中断寄存器(REG)36的构造的示意图。为了如上所述根据优先级保留多个中断号码，中断寄存器36具有堆叠结构并根据保留的中断号码输出通知信号。返回图2，指令译码部32提取从指令存储器21读取的指令，将提取的指令译码，并产生指令操作控制信号(操作码)，用于在运算器33或专用处理运算器23中执行。当译码出的指令是要在运算器33中执行的通用指令时，产生的操作码被输出到运算器33，当译码出的指令是要在专用处理运算器23中执行的附加指令时，产生的操作码被输出到专用处理运算器23。使用指示来自中断寄存器36的中断号码的通知信号，在附加指令译码器42中通过对每个中断号码个别地将指令译码，做出指令是否为附加指令的确定。此外，附加指令译码器42根据中断号码切换指令代码映射图。指令译码部32将操作码输出到运算器13或者专用处理运算器23，并且同时，将用于指令执行的数据的信息发送到数据传输模块35。数据传输模块35从数据存储器22读取用于执行指令的数据并将数据存储在寄存器文件34中。运算器33根据操作码处理寄存器文件34中存储的数据并将处理结果的数据存储在寄存器文件34中。数据传输模块35从寄存器文件34读取处理结果的数据并将数据存储在数据存储本文档来自技高网...

【技术保护点】
一种处理器，包括：运算器，配置为执行指令；指令译码部，配置为将所述运算器中执行的指令译码，并输出操作码；以及中断寄存器，配置为接收中断信号，其中所述指令译码部包括指令代码映射图，所述指令代码映射图存储对应于指令的操作码并根据输入的指令输出所述操作码，以及所述指令代码映射图将待输出的多组操作码存储为对应于附加指令的切换操作码，所述附加指令是所述指令的一部分，并且所述指令代码映射图根据所述中断信号切换多组切换操作码。

【技术特征摘要】
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【专利技术属性】
技术研发人员：辻雅之，
申请(专利权)人：富士通半导体股份有限公司，
类型：发明
国别省市：