堆叠的半导体器件组件制造技术

半导体器件系统包含多个堆叠的基本上相同的半导体器件，其中每个半导体器件包含第一侧和相对的第二侧。第一焊盘和第二焊盘布置在半导体器件的第一侧处，而第三焊盘和第四焊盘布置在半导体器件的第二侧处。第一接口电路电耦合到第一焊盘和第三焊盘，而第二接口电路电耦合到第二焊盘和第四焊盘。第二接口电路与第一接口电路分离并且与其不同。多个半导体器件的至少一个第一半导体器件相对于多个半导体器件的其他半导体器件偏移，从而使得在第一半导体器件上的第四焊盘与在多个半导体器件的相邻一个半导体器件上的第一焊盘对准并且电连接。在一些实施例中，第一焊盘与第一电容相关联，而第二焊盘与小于第一电容的第二电容相关联。

【技术实现步骤摘要】
【国外来华专利技术】
本文公开的各个实施例涉及半导体器件，并且具体而言涉及其中至少一个半导体器件相对于其余半导体器件偏移的堆叠的半导体器件组件。
技术介绍
随着计算机系统的演进，对这种系统的增加的存储器的需求也在演进。为了增加存储器密度，一些存储器封装体包括堆叠在彼此之上的若干个集成电路(IC)裸片。这些堆叠的多裸片封装体增加了每个存储器器件的容量，而不需要在底层电路板或者存储器模块上的附加空间。此外，已经出现作为用于在多裸片封装体中实现大量裸片到裸片互连的广泛解决方案的硅通孔(TSV)技术。然而，存在与堆叠的多裸片封装体相关联的许多缺点，当TSV用作互连装置时尤其如此。例如，从制造成本的角度而言，通常期望根据相同的掩膜组得到堆叠中的所有裸片，S卩，堆叠中的所有裸片基本上相同。然而，当相同的裸片堆叠在封装体中，并且通过TSV互连时，通常难以选择性地启用对堆叠内的裸片的子组的不同的操作模式。例如，如果TSV在每个裸片的输入/输出(“10”)焊盘处互连堆叠的器件，则在该点将存在较大的电容聚合。具体地，每个裸片对与该裸片的IO焊盘金属、IO器件加载、IO器件以及静电放电(ESD)器件加载相关联的电容有贡献。利本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】2009.05.26 US 61/181,251书中限定的本实用新型的精神实质和范围。具体地，本领域技术人员将清楚的是，本实用新型可以体现成其他具体的形式、结构、布置、比例并且具有其他元件、材料、部件，而不脱离其精神实质或者关键特性。因此，当前公开的实施例应当被视为在所有方面均为示例性的 ，而不是限制性的，本实用新型的范围由随附权利要求书限定，而不限于前述描述。权利要求1.一种堆叠的半导体器件组件，其特征在于，包括 基本上相同的第一集成电路器件和第二集成电路器件，所述第一集成电路器件和所述第二集成电路器件中的每个器件包含 均具有第一电容的第一接口电路； 均具有低于所述第一电容的第二电容的第二接口电路； 第一组通孔，其耦合到所述第一接口电路的相应接口电路； 以及 第二组通孔，其耦合到所述第二接口电路的相应接口电路；以及 其中，所述第一集成电路器件和所述第二集成电路器件堆叠在彼此顶上，并且相对于彼此偏移，从而使得所述第一集成电路器件的所述第一组通孔与所述第二集成电路器件的所述第二组通孔的相应通孔对准并且电连接。2.根据权利要求I所述的堆叠的半导体器件组件，其特征在于，所述第一集成电路器件和所述第二集成电路器件的每个器件包括核心电路，其中所述堆叠的半导体器件组件被配置成在所述核心电路与所述第一集成电路器件上的所述第一接口电路之间传送数据，并且在所述核心电路与所述第二集成电路器件上的所述第二接口电路之间传送数据。3.根据权利要求2所述的堆叠的半导体器件组件，其特征在于，所述堆叠的半导体器件组件还被配置成在所述第二集成电路器件的所述核心电路与所述第一集成电路器件的所述第一接口电路之间传送数据。4.根据权利要求I所述的堆叠的半导体器件组件，其特征在于，在相应的集成电路器件上的每个所述第一接口电路包括与所述相应的集成电路器件上的静电放电电路连接的I/O焊盘。5.根据权利要求I所述的堆叠的半导体器件组件，其特征在于，在相应的集成电路器件上的每个所述第二接口电路包括不与所述相应的集成电路器件上的静电放电电路连接的I/O焊盘。6.根据权利要求I所述的堆叠的半导体器件组件，其特征在于，所述堆叠的半导体器件组件是存储器|旲块。7.根据权利要求I所述的堆叠的半导体器件组件，其特征在于，所述第一接口电路是主读取通道，而所述第二接口电路是从属读取通道。8.根据权利要求I所述的堆叠的半导体器件组件，其特征在于，所述第一接口电路是主写入通道，而所述第二接口电路是从属写入通道。...

【专利技术属性】
技术研发人员：S·C·贝斯特，
申请(专利权)人：拉姆伯斯公司，
类型：
国别省市：