与体硅衬底绝缘的半导体器件结构及其形成方法技术

诸如finFET器件的fin结构这样的构成半导体器件的一部分的结构形成在半导体衬底上并与其电隔离。该结构由半导体衬底材料构成，并通过绝缘阻挡层与半导体衬底的其余部分电隔离。该绝缘阻挡层通过氧化半导体衬底中未被氧化阻挡层所保护的部分的各向同性氧化工艺而形成。

【技术实现步骤摘要】

本专利技术的实施例总体上涉及半导体制造，且具体而言，涉及一种。
技术介绍
集成电路中持续增大的器件密度致使器件性能和成本的不断改进。为了有利于器件密度的进一步增大，不断需要新技术以允许半导体器件的特征尺寸减小。用以有利于器件密度增大的一类半导体器件为鳍式场效应晶体管(fin fieldeffect transistor)或finFET。不同于较为传统的平面晶体管，finFET为三维结构,其中，晶体管的体由一般称作“鳍(fin)”的垂直结构形成，并且晶体管的栅极形成在fin的两侧或更多侧。finFET —般允许对短沟道FET器件电流进行较好的栅极控制，并且因此有利于 集成电路中的器件密度增大，而不降低器件性能或增大功耗。finFET的设计和制造中的重要缺点在于每个finFET器件一般均需要以两种方式电隔离。第一，每个finFET均需要与相邻的finFET隔离；第二，由于源极-漏极分离(decouple)防止或最小化了源极和漏极之间的截止态泄漏，所以特定的finFET器件中的源极和漏极需要相互隔离，以确保源极-漏极分离。为此，为了提供这样的电隔离，使用额外的处理步骤将finFET制造在了(I)绝缘体上硅(SOI)晶片或(2)体硅衬底上，以在fin和fin下面的高掺杂娃层之间形成介电层。在第一种情况下，SOI晶片上的finFET的fin结构由位于掩埋隔离层上方的硅层形成，该掩埋隔离层通常为二氧化硅层。每个fin因而均借助fin下方的掩埋隔离层而与相邻的fin隔离。同样，SOI晶片上的特定finFET的源极和漏极也通过该掩埋隔离层而相互分离。在第二种情况下，体硅衬底上的finFET形成为在fin之间具有厚隔离层，例如二氧化硅。每个fin因而均借助fin之间的隔离层而相互分离。另外，通常通过离子注入在每个fin下面形成高掺杂硅层，以减小经由位于fin下方的半导体衬底的体半导体材料而发生的源极和漏极之间的泄漏。上述方法中每一个均具有明显的缺点。尽管SOI晶片的使用为finFET提供了所需要的隔离，但与体硅晶片相比，为SOI晶片所增加的成本会过高。例如，SOI晶片通常要花费体硅晶片的两倍到三倍之多。另外，SOI晶片的使用与所有半导体制造工艺都不兼容。当在体半导体衬底上形成finFET时，用以在体硅衬底上形成finFET的额外的工艺步骤对蚀刻较高的fin以及在fin之间形成厚隔离层提出了工艺挑战，其导致较低的器件密度。此外，fin下面的高掺杂硅层导致电学特性恶化，即，较低的电流密度和/或较高的导通电压。如上所述，本领域需要一种与体硅衬底隔离的半导体器件结构及其形成方法。
技术实现思路
本专利技术的一个实施例提出一种形成在半导体衬底上并与半导体衬底电隔离的半导体器件结构及其形成方法。该结构为由半导体衬底材料构成的半导体器件的一部分，并通过绝缘阻挡层与该半导体衬底的其余部分电隔离。该绝缘阻挡层通过氧化半导体衬底中未被氧化阻挡层所保护的部分的各向同性氧化工艺而形成。本专利技术的一个优点在于，由具有下层电隔离层而获益的半导体器件，例如低泄漏finFET器件，可以由体硅晶片而不是由绝缘体上硅晶片制得。另外，本专利技术的实施例允许用与绝缘体上硅晶片不兼容的半导体制造工艺形成器件，以有利地使用下层电隔离层。附图说明为了能够详细地理解本专利技术的上述特征，可以参考实施例对上面所简要说明的本专利技术进行更具体的描述，其中一些实施例在附图中示出。然而，应当注意的是，附图仅示出了本专利技术的典型实施例，因此不应被认为是对本专利技术范围的限制，本专利技术可以适用于其他等效的实施例。图I是根据本专利技术实施例的鳍式场效应晶体管(finFET)的示意性立体图；图2是在图I中截面2-2处所截取的图I所示的finFET器件的横截面视图；图3是在图2中截面3-3处所截取的图I所示的finFET的横截面视图；图4A-E示出了依据本专利技术一个实施例而形成的电绝缘阻挡层200的示意性侧视图； 图5A-C示出了根据本专利技术一个实施例的来自在图2中截面3-3处所截取的横截面视图中的体半导体衬底的视图；图6是根据本专利技术实施例的具有多个fin结构的finFET器件的示意性立体图；以及图7示出了根据本专利技术实施例的用于在半导体衬底上形成器件的方法步骤的流程图。为了清楚起见，在适用的情况下，用相同的附图标记来表示各图之间共同的相同要素。预期一个实施例中的特征可以包含在其他实施例中而无需进一步叙述。具体实施例方式图I是根据本专利技术实施例的鳍式场效应晶体管(finFET)器件100的示意性立体图。finFET器件100可以构造为nMOSFET或pMOSFET，形成在体半导体衬底101上，并包括源极区102、漏极区103、沟道区104和栅极导体105。finFET器件100通过场氧化物(FOX)层110以及电绝缘阻挡层(barrier)200而与形成在体半导体衬底101上的其他finFET电隔离。另外，源极区102和漏极区103通过电绝缘阻挡层200相互电隔离。体半导体衬底101为使用本领域中公知的技术制造并且可以具有任何适合的晶体取向的体半导体衬底，包括例如(110)、(100)或(111)。在一些实施例中，体半导体衬底101包括体硅晶片或体硅晶片的一部分。在另一些实施例中，体半导体衬底101包括一种或多种其他半导体材料，诸如砷化镓(GaAs)、锗硅(SiGe)和/或锗(Ge)。在一些实施例中，体半导体衬底101也可按需要掺杂，以有利于传统的平面MOSFET和/或其他半导体器件形成在其上面。沟道区104用作finFET器件100的导电沟道。在一些实施例中，例如通过用本领域中已知的一个或多个蚀刻工艺去除周围的材料，由体半导体衬底101的体半导体材料形成沟道区104。替代地，可以从体半导体衬底101的表面来外延生长沟道区104。在任一情况下，当沟道区104最初形成在体半导体衬底101的表面上时，在沟道区104和体半导体衬底101之间不存在介电层。在本专利技术中，在形成了沟道区104之后，在沟道区104和体半导体衬底101的体部分之间生成电绝缘阻挡层200。下面结合图4A-E来描述电绝缘阻挡层200和沟道区104的形成。在一些实施例中，依据finFET器件100的构造，沟道区104经掺杂以用作η型或P型材料。源极区102和漏极区103分别用作finFET器件100的源极区和漏极区。因此，在一些实施例中，源极区102和漏极区103包括按需要掺杂以使finFET器件100能够用作场效应晶体管的重掺杂半导体区。源极区102耦接至源极接触部(contact)，且漏极区103耦接至漏极接触部。为了清楚起见，图I中未示出finFETlOO的源极接触部和漏极接触部。栅极导体105用以根据需要在源极区102和漏极区103之间感生导电沟道。栅极导体105 —般包括任何适合的导电材料，包括掺杂多晶娃、掺杂SiGe、导电兀素金属(conductive elemental metal)、导电元素金属的合金、导电元素金属的氮化物或娃化物 或者它们的多层结构等。在形成了沟道区104之后，对栅极导体105进行沉积、构图和蚀刻。场氧化物层110有助于将finFET器件100与相邻的finFET电隔离，并且包括介电材料，诸如二氧化硅(SiO2)tj下本文档来自技高网...

【技术保护点】
一种用于由半导体衬底形成器件的方法，该方法包括：由所述半导体衬底形成具有第一侧壁和第二侧壁并且由所述半导体衬底的材料构成的结构；在所述结构的所述第一侧壁上形成氧化阻挡层；以及执行各向同性氧化工艺，以生成将所述结构与所述半导体衬底的其余部分电隔离的绝缘阻挡层。

【技术特征摘要】
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【专利技术属性】
技术研发人员：约翰·Y·陈，布恩·钦·刘，
申请(专利权)人：辉达公司，
类型：发明
国别省市：