本发明专利技术提出一种指令执行方法、存储器控制器与存储器储存装置。本方法包括，在执行数据合并操作期间，从主机系统接收写入指令与对应这写入指令的写入数据。本方法也包括，将写入数据暂存于缓冲存储器中并且在一延迟时间点传送响应信息给主机系统，其中延迟时间点是以完成将写入数据暂存于缓冲存储器的时间点加上虚拟延迟时间来设定。基此，本方法可有效地平均对应在执行数据合并操作期间所执行的写入指令的响应时间，由此缩短最大存取时间。
【技术实现步骤摘要】
本专利技术涉及一种指令执行方法，尤其涉及一种在存储器储存装置中执行来自于主机系统的多个写入指令的指令执行方法及使用此方法的存储器控制器与存储器储存装置。
技术介绍
数码相机、手机与MP3在这几年来的成长十分迅速，使得消费者对储存媒体的需求也急速增加。由于可复写式非易失性存储器(rewritable non-volatile memory)具有数据非易失性、省电、体积小、无机械结构、读写速度快等特性，最适于可携式电子产品，例如笔记本式计算机。固态硬盘就是一种以闪速存储器模组作为储存媒体的储存装置。因此，近年闪速存储器产业成为电子产业中相当热门的一环。可复写式非易失性存储器具有多个实体区块(physical block)，且每一实体区块 具有多个实体页面(physical page),其中在实体区块中写入数据时必须依据实体页面的顺序依序地写入数据。此外，已被写入数据的实体页面必需先被抹除后才能再次用于写入数据。特别是，实体区块为抹除的最小单位，并且实体页面为编程(亦称写入)的最小单元。因此，一般来说，在可复写式非易失性存储器模组的管理中，实体区块至少会被区分为数据区(data area)与闲置区(free area)。数据区的实体区块(亦称为数据实体区块)是用以储存主机系统所储存的数据。具体来说，存储器管理电路会将主机系统所存取的逻辑存取地址转换为逻辑区块的逻辑页面并且将逻辑区块的逻辑页面映射至数据区的实体区块的实体页面。也就是说，在闪速存储器模组的管理中，数据区的实体区块是被视为已被使用的实体区块(例如，已储存主机系统所写入的数据)。例如，存储器管理电路会使用逻辑区块-实体区块映射表来记载逻辑区块与数据区的实体区块之间的映射关系，其中逻辑区块中的逻辑页面是依序的对应所映射的实体区块的实体页面。闲置区的实体区块(亦称为闲置实体区块)是用以轮替数据区中的实体区块。具体来说，如上所述，已写入数据的实体区块必须被抹除后才可再次用于写入数据，而闲置区的实体区块是被设计用于写入更新数据以替换原先映射逻辑区块的实体区块。基此，在闲置区中的实体区块为空或可使用的实体区块，即无记录数据或标记为已没用的无效数据。也就是说，数据区与闲置区的实体区块的实体页面是以轮替方式来映射逻辑区块的逻辑页面，以储存主机系统所写入的数据。例如，当主机系统欲写入更新页面数据的逻辑存取地址是对应储存装置的某一逻辑区块的某一逻辑页面时，储存装置的存储器管理电路会从闲置区中提取一个实体区块，并且将此更新数据写入至所提取的实体区块的实体页面中。之后，当闲置区的实体区块快耗尽时，存储器管理电路会对此逻辑区块执行数据合并(Merge)操作。例如，在数据合并操作中，存储器管理电路会从闲置区中提取一个实体区块作为新数据实体区块，将属于此逻辑区块的所有最新页面数据写入至此新数据实体区块中并且将此逻辑区块重新映射至此实体区块。为了有效地提升存取效能，一般来说，存储器储存装置内会配置缓冲存储器。例如，当从主机系统中接收到写入指令与欲写入的数据时，存储器管理电路会将欲写入的数据及其相关信息(例如，此写入数据是属于那个逻辑页面)暂存于缓冲存储器之后，即传送告知已完成此写入指令的确认信息给主机系统，由此缩短响应时间。之后，当缓冲存储器已被存满时，才将缓冲存储器中的数据写入至可复写式非易失性存储器模组中，以空出缓冲存储器的储存空间来储存下一笔写入数据。然而，在缓冲存储器已被存满并且闲置区的实体区块亦快耗尽的状况下，倘若接收到来自于主机系统的写入指令时，存储器管理电路需完成数据合并操作才能够执行此写入指令。由于执行数据合并操作需要花费相当多时间，因此,相较于执行其他存取指令,主机系统需等待相当长的时间才能从存储器储存装置中接收到告知已完成此写入指令的响应信息(response message)。往往在此过程中，主机系统的使用者会误以为存储器储存装置已当机或者感觉存储器储存装置很不稳定。因此，在缓冲存储器已被存满并且闲置区的实体区块亦快耗尽的状况下，如何缩短主机系统接收到响应信息的时间，是此领域技术人员欲解决的问题。
技术实现思路
本专利技术提供一种指令执行方法、存储器控制器与存储器储存装置，其能够平均在执行数据合并操作期间所同时执行的多个写入指令的时间。本专利技术范例实施例提出一种指令执行方法，用于存储器储存装置，其中此存储器储存装置具有缓冲存储器与可复写式非易失性存储器模组，可复写式非易失性存储器模组具有多个实体区块，这些实体区块被逻辑地至少被分组为数据区与闲置区，并且数据区的实体区块被映射至多个逻辑区块。本指令执行方法包括对这些逻辑区块之中的第一逻辑区块执行数据合并操作，其中在这数据合并操作中属于第一逻辑区块的有效数据会被复制到从闲置区的实体区块中提取的第一实体区块并且第一实体区块具有多个实体页面。本指令执行方法也包括，在执行该数据合并操作期间，从主机系统接收写入指令与对应这写入指令的写入数据。本指令执行方法还包括，判断第一实体区块的实体页面之中已被写入数据的多个实体页面的数目是否大于预设实体页面数目。本指令执行方法还包括，当第一实体区块的实体页面之中已被写入数据的实体页面的数目非大于预设实体页面数目时，将写入数据暂存于该缓冲存储器中并且在一延迟时间点传送一响应信息给该主机系统，其中这延迟时间点是以完成将写入数据暂存于缓冲存储器的时间点加上虚拟延迟时间来设定并且这响应信息用以告知这写入指令已被完成。在本专利技术的一实施例中，上述的指令执行方法还包括，当第一实体区块的实体页面之中已被写入数据的实体页面的数目大于预设实体页面数目时，在完成将写入数据暂存于缓冲存储器的时间点传送上述的响应信息给主机系统。在本专利技术的一实施例中，上述的指令执行方法还包括判断缓冲存储器的剩余容量是否小于预先定义容量并且判断属于闲置区的实体区块的数目是否小于预先定义数目，其中上述的判断第一实体区块的实体页面之中已被写入数据的实体页面的该数目是否大于预设实体页面数目的步骤是在当缓冲存储器的剩余容量小于预先定义容量并且属于闲置区的实体区块的数目小于预先定义数目时被执行。在本专利技术的一实施例中，上述的指令执行方法还包括，当缓冲存储器的剩余容量非小于预先定义容量或者属于闲置区的实体区块的数目非小于预先定义数目时，在完成将写入数据暂存于缓冲存储器的时间点传送上述的响应信息给主机系统。在本专利技术的一实施例中，上述的指令执行方法还包括将上述的虚拟延迟时间设定为一固定预定值。在本专利技术的一实施例中，上述的指令执行方法还包括根据对应上述的数据合并操作的执行进度动态地设定上述的虚拟延迟时间。本专利技术范例实施例提出一种存储器控制器，用以控制可复写式非易失性存储器模组。本存储器控制器包括主机接口、存储器接口、存储器管理电路与缓冲存储器。主机接口用以电性连接至主机系统。存储器接口电性连接至可复写式非易失性存储器模组，其中这可复写式非易失性存储器模组具有多个实体区块。存储器管理电路电性连接至主机接口与存储器接口。缓冲存储器电性连接至存储器管理电路。存储器管理电路用以将这些实体区块逻辑地至少分组为数据区与闲置区，并且配置多个逻辑区块以映射数据区的实体区块。 此外，存储器管理电路对这些逻辑区块之中的第一逻辑区块执行数据合并操作，并且在这数据合并本文档来自技高网...
【技术保护点】
一种指令执行方法，用于一存储器储存装置，其中该存储器储存装置具有一缓冲存储器与一可复写式非易失性存储器模组，该可复写式非易失性存储器模组具有多个实体区块，该些实体区块被逻辑地至少被分组为一数据区与一闲置区，并且该数据区的该些实体区块被映射至多个逻辑区块，该指令执行方法包括：对该些逻辑区块之中的一第一逻辑区块执行一数据合并操作，其中在该数据合并操作中属于该第一逻辑区块的有效数据会被复制到从该闲置区的该些实体区块中提取的一第一实体区块并且该第一实体区块具有多个实体页面；在执行该数据合并操作期间，从一主机系统接收一写入指令与对应该写入指令的一写入数据；判断该第一实体区块的该些实体页面之中已被写入数据的多个实体页面的一数目是否大于一预设实体页面数目；以及当该第一实体区块的该些实体页面之中已被写入数据的该些实体页面的数目非大于该预设实体页面数目时，将该写入数据暂存于该缓冲存储器中并且在一延迟时间点传送一响应信息给该主机系统，其中该延迟时间点是以完成将该写入数据暂存于该缓冲存储器的一时间点加上一虚拟延迟时间来设定并且该响应信息用以告知该写入指令已被完成。
【技术特征摘要】
【专利技术属性】
技术研发人员：叶志刚，
申请(专利权)人：群联电子股份有限公司，
类型：发明
国别省市：
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