在每一个芯片都包含有源电路区的芯片堆叠中，通过在该多个芯片堆叠中图案化、蚀刻和用导热材料填充多个TSV开口，形成用于传导来自该多个芯片堆叠中的热的多个硅通孔（TSV）结构，包括延伸基本上穿过整个多个芯片堆叠但没有穿入任何有源电路区的第一较大的TSV开口和向下延伸但是没有穿过有源电路区的第二较小的TSV开口。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术总体涉及集成电路。在一个方案中，本专利技术涉及堆叠的半导体管芯器件以及用于设计和制造该堆叠的半导体管芯器件的方法。
技术介绍
传统上，半导体产业通过减少集成电路组件的所需二维(2D)芯片面积，追求更高密度的电路(例如，模拟电路、存储器、CPU、制图电路等)和电子部件(即晶体管、二极管、电阻器、电容器等)。然而，对三维(3D)集成电路研发的兴趣不断增加，通过将两层或者更多层电路衬底或晶片键合成堆叠的管芯结构，以获得更高的器件密度。3D封装构件，包括堆叠的管芯构件，能够提供比2D封装构件更高的电路密度，并且还能通过减少位于不同层级的堆叠管芯上的电路之间的互连距离改善性能。例如，对于由逻辑电路包绕存储器的2D芯片 上系统(SoC)集成，基于存储器带宽的系统性能受多个因素限制，例如长程互连的长度，主管芯上接口焊垫的数量等。但是，对于3D集成，存储器与逻辑电路之间的物理距离减少了。然而，当大量的器件密集封装到堆叠的器件层时，就会出现设计方面的挑战，例如，排热、功率输送以及制造工艺等。因此，需要一种设计和制造堆叠的半导体管芯器件的改善的系统，以解决本专利技术人已发现的本
的各种问题，在参照下述的附图和具体实施方式审阅了本申请的其余部分后，对于本领域技术人员而言，传统的方法和技术的各种局限和缺点将变得显而易见，但是，应该理解，不是意图将该
技术介绍
的描述视为对所述主题问题是现有技术的认可。
技术实现思路
广义地讲，本专利技术提供的系统、方法和装置通过在有源电路区域上(或下)的区域形成浅“伪(dummy)”硅通孔(TSV)结构(即，局部TSV或者PTSV)，在堆叠的半导体管芯器件中配置和形成TSV结构，从而产生更均匀的“伪”或“真实”的TSV分布，以改善排热性能和/或工艺的一致性。在所选的实施方式中，通过使“伪” TSV结构的特征尺寸小于“真实” TSV结构的特征尺寸，控制蚀刻工艺，从而形成不同深度的“伪”或“真”的TSV。TSV结构的不同深度产生于这样的事实，即根据特征尺寸的不同，结构的蚀刻比是不同的。简言之，对于给定的蚀刻工艺，与从较小的特征尺寸产生的TSV深度相比，较大的特征尺寸产生较深的TSV深度。使用这种方法，在3D堆叠的集成电路中，合适深度的伪TSV结构可以位于预定器件层的特定的有源电路之上(或之下)，使得伪TSV结构到达该特定的有源电路的几微米之内，但是没有到达硅的其他面(正面)。相比于仅仅使用设置在有源区域外面的TSV，紧邻特定的有源电路定位的伪TSV改善了热的分散性。因为TSV可以定位在任何需要它们的地方，而不管在硅的其他面是否存在有源电路，所以额外的(较小的)伪TSV的存在将改善工艺的一致性和稳定性，而不需要任何额外的处理步骤。在所选择的示例性实施方式中，提供了用于将多个芯片形成多芯片堆叠的多芯片堆叠器件和制造方法，其中每个芯片包括一个或者多个有源电路区和一个或者多个无源电路区。在所选择的实施方式中，通过将第一或者上部晶片(其中形成多个芯片或者成阵列的TSV结构)组装或者键合到第二或者下部晶片(其中形成多个芯片或者成阵列的TSV结构)，使得当被组装时，芯片和成阵列的TSV结构对齐，以形成在不同晶片层级的向下延伸但没有穿过每一层级的有源电路区的组合的TSV结构，从而形成多芯片堆叠。在其他实施方式中，通过将一个或者多个堆叠的芯片组装或者键合到第一晶片(其中形成一个或者多个芯片或者成阵列的TSV结构)上，从而形成多芯片堆叠，其中每个堆叠的芯片包括一个或多个成阵列的TSV结构，该一个或多个成阵列的TSV结构在多芯片堆叠中对齐，以形成在不同芯片层级的组合的TSV结构，该组合的TSV结构向下延伸但没有穿过每一层级的有源电路区域的形成。在另一实施方式中，具有电路区域与成阵列的TSV结构的单个的芯片可以被组装或键合成多芯片堆叠，使得该多芯片堆叠中成阵列的TSV结构对齐，从而形成在不同芯片层级的组合的TSV结构，该组合的TSV结构向下延伸但没有穿过每一层级的有源电路区域。在形成一个或者多个有源电路的第一晶片或者芯片层级中，通过图案化和蚀刻多个硅通孔(TSV)开口，可以形成成阵列的TSV结构，该多个硅通孔(TSV)开口包括延伸穿过整个晶片或芯片层级但没有穿入(penetrate)任何有源电路区的第一 TSV开口，以及向下延伸但没有穿过有源电路区域的第二 TSV开口。该图案和蚀刻工艺可以这样实现在晶片上 沉积光刻胶层；图案化并蚀刻光刻胶层以形成包括大于第二 TSV开口的第一 TSV开口的蚀刻掩膜；以及使用该蚀刻掩膜选择性蚀刻所述晶片以使第一 TSV开口延伸穿过整个晶片或芯片层级但没有穿入任何有源电路区域，并且延伸该第二 TSV开口，使其向下延伸但没有穿过有源电路区域。在每一晶片层级中，当晶片/芯片彼此对齐并且彼此黏结或者连接时，接着，可以用一个或多个传导性层填充TSV开口，并且在每一个已填充的开口上可以可选地形成附加的传导性接触层，以促进不同晶片/芯片层级中的TSV结构之间的接触。在第一晶片或者芯片层级上的晶片或者芯片层级中，形成(例如，通过图案化、蚀刻并且填充TSV开口)与下伏的TSV结构对齐的TSV结构以提供穿过所述上部晶片层级的导电通孔管道和/或导热通孔管道。在其他实施方式中，可以这样形成TSV结构图案化并蚀刻延伸基本穿过整个多芯片堆叠但没有穿入任何有源电路区域的第一多个TSV开口 ；图案化并蚀刻向下延伸但没有穿过有源电路区域的第二多个TSV开口 ；以及接着用一个或多个沉积的传导性层填充该TSV开口，例如通过将铜电镀到该多个TSV开口，以形成用于传导来自该多芯片堆叠的热的TSV结构。当该多个TSV结构形成时，其可以在整个多芯片堆叠上基本均匀地分布，从而形成与形成在该多芯片堆叠器件上的散热器热接触的热/电通孔管道。在其他实施方式中，描述了一种制备具有多个器件层的集成电路的方法。在所披露的方法中，提供了具有多个芯片区域的第一晶片衬底(例如硅晶片衬底层)，其中，每个芯片区域包括在该第一晶片衬底的第一面上形成的一个或者多个有源电路区。在每一个该芯片区域中，形成导热/导电硅通孔结构，其包括第一导热/导电硅通孔结构(其延伸穿过该第一晶片衬底但没有穿入任何该一个或者多个有源电路区域)以及第二导热硅通孔结构(其延伸部分地穿过该第一晶片衬底但没有穿入该第一晶片衬底中的任何有源电路区域)。可以通过在该第一晶片衬底的第二面上的芯片区域选择性地蚀刻开口，以形成导热硅通孔结构，该开口包括第一开口和第二开口，该第一开口位于任何有源电路区的外面，延伸穿过该第一晶片衬底，该第二开口位于该有源电路区上面，朝向该第一晶片衬底中的一个或者多个有源电路区延伸，部分地穿过该第一晶片衬底。该选择性蚀刻工艺可以包括沉积、图案化和蚀刻该第一晶片衬底的第二面上的光刻胶层，以形成具有用于第一硅通孔开口的第一图案开口的蚀刻掩膜，该第一图案开口比用于第二硅通孔开口的第二图案开口大；然后使用该蚀刻掩膜各向异性地蚀刻该第一晶片衬底，以使该第一硅通孔开口延伸穿过该第一晶片衬底但没有穿入任何有源电路区，并且使该第二硅通孔开口延伸，部分地穿过该第一晶片衬底，而不延伸穿过任何的该一个或者多个有源电路区。在该蚀刻掩膜中，该第一图案开口可以定位在该有源电路区的外面，以便与形本文档来自技高网...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：昌约克·帕克，
申请(专利权)人：超威半导体公司，
类型：发明
国别省市：
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。