本公开涉及异步采样率转换器中抽取率的自适应控制方法和装置。一种异步采样率转换器通过自适应地控制抽取率而避免输入采样率通频带内的信号折返到输出样本的通频带内。ASRC包括自适应抽取率控制器，根据输入采样率与输出采样率的比值选择性地控制抽取滤波器。通过自适应地控制ASRC内的抽取率可以节约大量的面积和电力。
【技术实现步骤摘要】
本专利技术涉及用于音频应用的异步采样率转换器。本专利技术进一步涉及具有可变采样率的异步采样率转换器中的自适应抽取滤波器(adaptive decimative filter)。本专利技术进一步涉及一种用于自适应控制异步采样率转换器中抽取滤波器的下采样率的方法。
技术介绍
便携式音频市场的扩张造成了这些便携式音频设备复杂性的増加。在为用户提供新功能的注入方面，这些便携式设备除了简单地允许用户在移动时收听记录的音频以外还能够提供更多的好处。由于大多数音频源是以明显不同的采样率工作，因此便携式音频设备和各种部件之间的兼容性可能经常都难以满足。 数字异步采样率转换器(“ASRC”)被制造用于调整音频设备的不同采样率之间的差异。图I示出了数字ASRC的标准设计方案。在工作期间，ASRC 10以初始采样率Fsin接收输入信号Din。ASRClO用内插器20以内插率U来内插Din，得到高采样率U女Fsin的输入信号。内插器20将内插信号输出至低通滤波器30。低通滤波器30被用于去除通过内插输入信号生成的任何现有图象。低通滤波器30将滤波信号输出至抽取滤波器40。抽取滤波器主要被用于降低指定输入的采样率，并且抽取滤波器40能够以确定的下采样率D来下采样滤波信号，根据公式(i)得到输入信号的采样率为Fswt的输出Fsout = (U/D) * Fsin (i)对于现有的数字ASRC来说可能出现的问题之ー是输出采样率可能会小于输入采样率，也就是Fswt < Fsin0出现该问题可能有多种原因，包括如果下采样率大于内插率，那么由公式⑴可知就会出现该问题。在可能会出现该问题的情况下，Fsin的通频带内的某些信号会折返成为进入Fswt的通频带内的噪声。先前的ASRC系统曾经尝试通过增加低通滤波器的阶数来纠正该问题。使用该技术的系统增加低通滤波器的阶数以为Fsin通频带内否则就将折返成为噪声的信号提供足量的衰减。这些系统的实现需要大面积区域，需要增加用于较大低通滤波器的芯片尺寸，并且需要实现该系统所需的附加逻辑电路，这是没有成本效益的。另ー些先前设计的ARSC使用其他的技术来避免Fsin通频带内的信号折返成为进入Fstjut通频带内的噪声。美国专利US6834292( 292专利”)介绍了ー种系统，其中输入采样率没有被直接转换为输出采样率。图2示出了与'292专利中使用的系统相类似的ARSC0在图2中，ASRC 10并不输出Fstjut，而是输出临时采样率。该临时采样率由S ± Fsout表示，其中S是固定常数。临时采样率从ASRC 10输出至外部抽取滤波器50。抽取滤波器50将临时采样数据S * Fswt除以固定常数S。这就相应地输出真实的输出采样率FSwt。通过利用临时采样率输出，例如在Fsin > Fsout吋，抽取滤波器50即可为Fswt的通频带提供足够的衰減。图2中实现的系统不必増加低通滤波器的阶数或存储大量的输入数据。但是，该系统也具有很多明显的使其不合需要的缺点。问题之ー是图2和'292专利中实现的系统具有不再生成输出采样率(Fswt)作为其输出而是改为输出S * Fsout的ASRC。S * Fsout要远远大于Fstjut的最大可允许输出采样率。由于内插率的确定是以最大可允许输出采样率和期望位精度为基础，因此生成S *Fsout作为输出的ASRC就需要增加内插率以保持期望的位精度。增加内插率就必须要增大芯片面积并且导致系统功耗的増加。因此，在本领域中对于可避免Fsin通频带内的信号折返成为进入Fswt通频带内的噪声而无需增加低通滤波器的阶数或内插率的高效和有成本效益的异步采样率转换器存在需求。而且在本领域中对于可减小面积并降低工作期间功耗的设计系统也存在需求。附图说明图I是标准数字异步采样率转换器的示意图。图2是使用固定的外部抽取滤波器的数字异步采样率转换器的示意图。图3是根据本专利技术具有自适应抽取率控制器的异步采样率转换器的示意图。图4是根据本专利技术的异步采样率转换器中的抽取滤波器的示意图。图5是通过自适应抽取率控制器中基于FSin/FS()Ut比值的滞回算法实现抽取率分级的图解。具体实施例方式现针对本专利技术具体的优选实施例来详细介绍本主题专利技术，应该理解这些实施例仅仅是为了用作例示性的示例并且本专利技术并不局限于此。在异步采样率转换器中，避免输入采样率通频带内的信号折返到输出样本通频带内可以通过自适应控制ASRC中的抽取率来实现。本专利技术的实施例可以提供固定的多级内插器、具有线性内插器的采样率转换器(rate converter)、自适应抽取率控制器和多级抽取器。自适应抽取率控制器和多级抽取器可以输出依赖于输入采样率和输出采样率之比的自适应抽取率。自适应控制抽取率可以帮助将临时采样率限制为等于或小于输出采样率(Fswt),保持低通滤波器的性能(无需增加阶数)。本专利技术的实施例可以允许不是太高的抽取率，这样就可以允许降低抽取的阶数。在当Fsin < Fsout时的情况下，本专利技术的实施例可以设置用于旁路抽取滤波器以节约功耗。图3示出了本专利技术中具有自适应抽取率控制器的异步采样率转换器的示意图。在一个实施例中，ASRC 100的精度可以被配置为20位。输入信号Din可由ASRC 100以指定的输入采样率Fsin接收。ASRC 100可以包括数字锁相环(“DPLL”)130。DPLL 130可以被用于确定Fsin和输出采样率Fswt之间的比值。DPLL 130可以接收输入采样率和输出采样率作为输入，并且可以将Fsin与Fstjut的比值输出至采样率转换器120和自适应抽取率控制器 140。输入信号可以由内插滤波器110接收，内插滤波器110也可以位于ASRC 100内。在一个实施例中，内插滤波器110可以是有限脉冲响应(“FIR”)滤波器。在另ー些实施例中，内插滤波器110可以是其他类型的滤波器例如无限脉冲响应(“IIR”)滤波器。在一个实施例中，内插滤波器110可以具有128的内插率,这就意味着输入信号可以被上米样至128倍于输入采样率(Fsin)的临时采样率。在一个实施例中，内插滤波器110可被设计为多级滤波器。内插滤波器110可被构造为具有半带(“HB”)滤波级和级联积分梳状(“CIC”)滤波级，这可以有助于优化多采样率的处理。使用半带滤波器和级联积分梳状滤波器可以提高内插滤波器的结构和计算效率。内插滤波器110可以具有不同的系数或抽头权重，包括滤波器的脉冲响应。系数可以用正则有符号数(“CSD”)的数值实现来表达。在一个实施例中，内插滤波器110的每一个系数都可以表示为6位的CSD码以避免乘法器。使用6位的CSD码系数可能需要将更高速的静态随机存储器(“SRAM”)用于内插滤波器110以存储内插滤波器的输入数据和临时内插結果。ASRC 100还可以包含采样率转换器120。采样率转换器120可以从内插滤波器110接收内插临时结果并在采样率转换器的输出端将结果转换成约为Fswt的I至8倍的输出。采样率转换器120还可以从DPLL 130接收FSin/FS()Ut的计算比值。采样率转换器120可以包括线性内插滤波器124。线性内插滤波器124可以具有512的内插率，这就意味着由线性内插滤波器110输出的临本文档来自技高网...
【技术保护点】
【技术特征摘要】
2011.03.23 US 13/069,6221.ー种异步采样率转换器，通过自适应地改变抽取率而避免输入采样率的通频带折返成为异步采样率转换器输出采样率的通频带上的噪声，所述转换器包括 用于确定输入采样率与输出采样率的比值的装置； 以所述输入米样率上米样输入信号的内插滤波器； 包括内插器的采样率转换器，所述采样率转换器将上采样的输入信号转换为采样率集合，其中在所述采样率集合内的每ー个采样率都是输出采样率的阶数； 利用滞回算法以根据所述输入采样率与所述输出采样率的所述比值来确定抽取率的控制器，以及 由所述控制器根据确定的抽取率选择性地控制以对所述采样率集合内的确定的采样率进行下采样的抽取滤波器。2.如权利要求I所述的异步采样率转换器，其中所述抽取滤波器包括多个逻辑门，每一个逻辑门都从所述采样率集合中接收ー个采样率，所述逻辑门的输出由控制器根据所述确定的抽取率选择性地控制。3.如权利要求2所述的异步采样率转换器，其中所述抽取滤波器包括多个半带滤波器，所述半带滤波器交替地与所述逻辑门串联连接，其中每ー个半带滤波器都通过所述逻辑门中的一个逻辑门连接至另ー个半带滤波器。4.如权利要求3所述的异步采样率转换器，其中所述逻辑门中的每ー个逻辑门都被选择性地控制为根据所述确定的抽取率输出来自相连的半带滤波器的输入，或者输出来自所述采样率集合中的一个采样率。5.如权利要求3所述的异步采样率转换器，其中所述逻辑门中的每ー个逻辑门都将信号输出至另ー个相连的半带滤波器。6.如权利要求3所述的异步采样率转换器，其中最低阶数的逻辑门以所述输出采样率输出所述输入信号。7.如权利要求3所述的异步采样率转换器，其中只有一个逻辑门输出所述采样率集合中的一个采样率。8.如权利要求7所述的异步采样率转换器，其中如果较低阶数的逻辑门输出所述采样率集合中的一个采样率，那...
【专利技术属性】
技术研发人员：潘扬，D·兰伯，
申请(专利权)人：美国亚德诺半导体公司，
类型：发明
国别省市：
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