一种高迁移率CMOS集成单元制造技术

本发明专利技术公开了一种高迁移率CMOS集成单元，属于半导体集成技术领域。该高迁移率CMOS集成单元将高电子迁移率的铟镓砷NMOSFET和高空穴迁移率的锗PMOSFET平面集成在单晶硅衬底上，可以实现具有不同沟道材料且特性优异的集成CMOS器件，具有取代传统硅基CMOS器件的潜力，在后摩尔时代具有实际的应用价值。该CMOS集成单元还可以与传统硅基器件和III-V族化合物半导体器件等器件集成在一起，实现多功能模块单片集成，降低功耗，提高性能。

【技术实现步骤摘要】

本专利技术涉及半导体集成
，尤其涉及一种高迁移率CMOS集成单元。
技术介绍
半导体技术作为信息产业的核心和基础，被视为衡量一个国家科学技术进步和综合国力的重要标志。在过去的40多年中，以硅CMOS技术为基础的集成电路技术遵循摩尔定律通过缩小器件的特征尺寸来提高芯片的工作速度、增加集成度以及降低成本，集成电路的特征尺寸由微米尺度进化到纳米尺度。但是当MOS器件的栅长减小到90纳米后，栅氧化层的厚度将小于1. 2纳米，摩尔定律开始面临来自物理与技术方面的双重挑战。学术界与产业界普遍认为采用高迁移率沟道材料替代传统硅材料将是CMOS 技术的重要发展方向，其中锗与III-V族半导体沟道材料最有可能在近期实现大规模应用。锗的空穴迁移率高适合制备PM0SFET，而III-V族半导体材料的电子迁移率高适合制备NMOSFET，III-V族半导体材料中最具应用潜质的为铟镓砷材料，将铟镓砷NM0SFET和锗PM0SFET相结合的CMOS器件成为解决硅基CMOS遇到的问题有效途径。然而将铟镓砷 NMOSFET和锗PM0SFET平面集成已经成为当前研究的重点与难点。
技术实现思路
(一 )要解决的技术问题有鉴于此，本专利技术的主要目的在于提供一种高迁移率CMOS集成单元，以将铟镓砷 NMOSFET和锗PM0SFET平面集成到单晶硅衬底上，实现具有不同沟道材料且特性优异的集成CMOS器件。( 二 )技术方案为达到上述目的，本专利技术提供了一种高迁移率CMOS集成单元，该高迁移率CMOS集成单元包括单晶硅衬底、缓冲层、势垒层、P型轻掺杂铟镓砷单晶层、N型重掺杂铟镓砷单晶层、第一阻挡层、第二阻挡层、第一 N型重掺杂锗单晶层、第二 N型重掺杂锗单晶层、N型轻掺杂锗单晶层、P型重掺杂锗单晶层、第三N型重掺杂锗单晶层、铟镓砷NMOSFET栅氧化层、 铟镓砷NMOSFET栅金属层、铟镓砷NMOSFET栅侧墙、铟镓砷NMOSFET源漏引出电极、隔离区、 锗PM0SFET栅钝化层、锗PM0SFET栅氧化层、锗PM0SFET栅金属层、锗PM0SFET栅侧墙和锗 PM0SFET源漏引出电极，其中铟镓砷NMOSFET以所述P型轻掺杂铟镓砷单晶层为沟道和衬底材料；锗PM0SFET以所述N型轻掺杂锗单晶层为沟道和衬底材料；所述隔离区将所述铟镓砷NMOSFET和所述锗PM0SFET相隔离；所述单晶硅衬底位于所述高迁移率CMOS集成单元的底部；所述缓冲层叠置在所述单晶硅衬底之上；所述势垒层叠置在所述缓冲层之上；所述P 型轻掺杂铟镓砷单晶层叠置在所述势垒层之上。上述方案中，所述缓冲层用于过滤位错，释放应力，所述缓冲层是低温生长的砷化镓，其表面与所述势垒层材料的晶格相匹配，所述缓冲层厚度在1纳米至3微米之间；所述势垒层为砷化镓或铟镓磷的单晶层，铟镓磷中各原子数比值铟镓磷=0.5 0.5 1，所述势垒层的厚度在1纳米至2微米之间。上述方案中，所述P型轻掺杂铟镓砷单晶层和所述N型重掺杂铟镓砷单晶层中铟、 镓、砷原子数比值铟镓砷=X (I-X) 1，χ的取值范围可设置为0<x<0.6之间， 所述P型轻掺杂铟镓砷单晶层的厚度在1纳米至100纳米之间。上述方案中，所述第一阻挡层和所述第二阻挡层用于抑制其上下的锗单晶和铟镓砷单晶之间的互扩散掺杂效应，并改善所述铟镓砷NM0SFET栅介质层与沟道界面，减小界面态密度，同时所述第一阻挡层、所述P型轻掺杂铟镓砷单晶层和所述势垒层形成超晶格量子阱，有利于提高所述铟镓砷NM0SFET沟道电子迁移率；所述第一阻挡层和所述第二阻挡层为磷化铟、磷化镓、铟铝磷、铟镓磷、磷化铝或铝镓磷的单晶层，铟铝磷中各原子数比值铟铝磷=y (Ι-y) 1，y的取值范围可设置为0<y< 1之间，铟镓磷中各原子数比值铟镓磷=Z (1-z) 1，ζ的取值范围可设置为0< ζ < 1之间，铝镓磷中各原子数比值铟镓磷=a: (1-a) 1，a的取值范围设置为0<a< 1之间，所述第一阻挡层和所述第二阻挡层不同之处在于第一阻挡层为未掺杂单晶层，而所述第二阻挡层为N 型重掺杂，所述第一阻挡层和所述第二阻挡层的厚度在3埃至20纳米之间。上述方案中，所述铟镓砷NM0SFET的沟道和衬底为所述P型轻掺杂铟镓砷单晶层，P型轻掺杂元素为镁、铍、锌的一种或多种，所述铟镓砷NM0SFET的栅从下至上依次为所述第一阻挡层、所述铟镓砷NM0SFET栅氧化层和所述铟镓砷NM0SFET栅金属层，两侧为铟镓砷NM0SFET栅侧墙；所述第一阻挡层在所述P型轻掺杂铟镓砷单晶层之上，所述铟镓砷 NM0SFET栅氧化层为高介电常数的氧化物，这些氧化物包括铝基、锆基、铪基、钆基、镓基、 镧基、钽基氧化物，氧化物中的掺杂元素可以为铝、锆、铪、钆、镓、镧、钽、氮、磷，氧化物中掺杂元素的原子数量与总的金属元素的原子数量的比值=m (1-m)，m的取值范围可设置为0 < m < 1，所述铟镓砷NM0SFET栅氧化层的厚度在3埃至100纳米之间；所述铟镓砷 NM0SFET栅金属层为氮化钽、氮化钛、金、钛、镍、钼或铝的一层或以上多种金属材料层多层组合而成，所述铟镓砷NM0SFET栅侧墙为二氧化硅、氮化硅或氮氧硅。上述方案中，所述铟镓砷NM0SFET的源和漏从下至上依次为所述N型重掺杂铟镓砷单晶层、所述第二阻挡层、所述第二 N型重掺杂锗单晶层、所述第三N型重掺杂锗单晶层和所述铟镓砷NM0SFET源漏引出电极组成，其中所述N型重掺杂铟镓砷单晶层、所述第二阻挡层和所述第三N型重掺杂锗单晶层的掺杂浓度相同，所述第二 N型重掺杂锗单晶层的掺杂浓度为上述N型重掺杂铟镓砷单晶层掺杂浓度和所述第一 N型重掺杂锗单晶层的掺杂浓度之和，重掺杂元素为氮、磷、硫、硒、碲的一种或多种，所述铟镓砷NM0SFET源漏引出电极是镍、金、镍硅、钯、钛、铜、钼、锌、镉的一层或多层金属化而成，所述N型重掺杂铟镓砷单晶层的厚度在3埃至50纳米之间，上表面与所述P型轻掺杂铟镓砷单晶层在同一水平面。上述方案中，所述第一 N型重掺杂锗单晶层和所述第二 N型重掺杂锗单晶层的厚度相同，在3埃-50纳米之间；所述N型轻掺杂锗单晶层和所述第三N型重掺杂锗单晶层的厚度相同，在1纳米-200纳米之间，P型重掺杂锗单晶层的厚度小于所述N型轻掺杂锗单晶层的厚度。上述方案中，所述锗PM0SFET以所述N型轻掺杂锗单晶层为N型轻掺杂沟道和衬底材料，掺杂元素可以为氮、磷、硫、硒、碲的一种或多种。所述锗PM0SFET的栅从下至上依次为所述锗PM0SFET栅钝化层、所述锗PM0SFET栅氧化层和所述锗PM0SFET栅金属层，两侧为所述锗PM0SFET栅侧墙，所述锗PM0SFET栅钝化层可以为硅、锗氧氮、氧化硅、氮化铝、铝氧氮，钝化所述锗PM0SFET的沟道界面，减小界面态密度，厚度在3埃-50纳米之间，所述锗 PM0SFET栅氧化层可以为高介电常数的氧化物，包括铝基、锆基、铪基、钆基、镓基、镧基、钽基氧化物，氧化物中的掺杂元素可以为铝、锆、铪、钆、镓、镧、钽、氮、磷，氧化物中掺杂元素的原子数量与总的金属元素的原子数量的比值=η (Ι-η),η的取值范围可设置为0 < η < 1，所述本文档来自技高网...

【技术保护点】

【技术特征摘要】

【专利技术属性】
技术研发人员：孙兵，刘洪刚，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：