本发明专利技术的目的在于：能够变更存储在不可改写的存储器中的中断处理程序。本发明专利技术的微处理器在第一存储器(13)中设置：对每个向量存储了通过多种中断进行处理的多个程序的地址的第一中断向量表；在上述第一中断向量表的各向量所示的地址中存储处理程序的区域，在第二存储器(14)中设置内容与第一中断向量表相同的第二中断向量表，该微处理器具备：地址变换单元(22)，将对第一中断向量表进行存取的地址变换为对第二中断向量表进行存取的地址；写入单元(43)，根据从外部设备(30)供给的指令，将第二中断向量表的任意向量的地址和存储在任意向量所示的地址中的处理程序写入到第二存储器(14)中。
【技术实现步骤摘要】
本专利技术涉及具有不能改写的第一存储器和能够改写的非易失性的第二存储器的微处理器。
技术介绍
在微处理器的中断中，有硬件中断和软件中断，并且根据中断向量能够知道产生了怎样的中断。由微处理器的系统决定根据中断的产生原因而执行的处理。将存储了在产生了中断的情况下处理的程序的开头地址的对应表称为中断向量表，根据中断向量表的内容，执行与中断对应的处理程序。在现有的微处理器中，如图7(A)所示那样，作为程序存储器，安装有不能改写的屏蔽式堆读内存(mask ROM)或可改写的非易失性存储器的快闪只读存储器(flash ROM) 的任意一个。另外，如图7(B)所示那样，作为程序存储器，也可以考虑具备屏蔽式堆读内存和快闪只读存储器的设备。在图7(A)、(B)的任意一个的情况下，通常都能够向存储器的开头的区域分配中断向量表。但是，提出了以下这样的技术，即具备用于改写快闪存储器的固件、存储了对与时钟同步式通信方式对应的时钟同步串行接口(CSI :Clocked SerialInterface)的动作的控制程序进行设定的中断向量的ROM、存储了后述的通信单元的动作的控制程序或至少对该控制程序进行设定的中断向量的R0M，在通常动作模式时，对从内置的多个外围电路发送来的中断请求信号的优先顺序进行控制并通知CPU，并且在改写模式时，变更对与该改写模式设定联动的改写模式信号的供给进行应答而输入的来自CSI的中断请求信号的优先顺序并通知CPU (例如参考专利文献I)。专利文献I :特开2001-43206号公报在程序存储器是屏蔽式堆读内存的情况下，由于在产品出厂后不能变更程序，所以在屏蔽式堆读内存发现了故障的情况下，有产品的回收、屏蔽式堆读内存的重新生产等花费大量时间和费用这样的问题。在程序存储器是快闪ROM的情况下，由于非正常的程序的误动作、改写过程中的电源切断等异常的发生，有删除了所记录的内容的情况。这时，在删除了快闪ROM的改写程序(更新程序)的情况下，有以后完全无法更新快闪ROM的问题。在程序存储器具备屏蔽式堆读内存和快闪ROM的情况下，通常将中断向量表信息记录在屏蔽式堆读内存的区域中，因此，有以下的问题，即对作成存储在快闪ROM中的程序有很大限制，并且无法对在屏蔽式堆读内存的程序中发现了故障的情况进行对应。
技术实现思路
本专利技术就是鉴于以上的点而提出的，其目的在于提供一种能够变更存储在不能改写存储器中的中断处理程序的微处理器。本专利技术的一个形式的微处理器是是微处理器(10)，具备不能改写的第一存储器3(13)和可改写的非易失性的第二存储器(14)，并与外部设备(30)连接，在上述第一存储器(13)中设置对每个向量存储了通过多种中断进行处理的多个程序的地址的第一中断向量表；在上述第一中断向量表的各向量所示的地址中存储处理程序的区域，在上述第二存储器(14)中设置内容与上述第一中断向量表相同的第二中断向量表，具备地址变换单元(22)，将对上述第一中断向量表进行存取的地址变换为对上述第二中断向量表进行存取的地址；写入单元(43)，根据从上述外部设备(30)供给的指令，将上述第二中断向量表的任意向量的地址和存储在上述任意向量所示的地址中的处理程序写入到上述第二存储器(14)中。理想的是上述第一存储器(13)存储执行从上述外部设备提供的指令的处理程序，在从上述外部设备30对上述第二存储器(14)进行写入时，停止上述地址变换单元的地址变换。理想的是上述第一存储器(13)存储被存储在上述第一存储器(13)中的数据的验证用数据。理想的是；上述第二存储器(14)存储被存储在上述第二存储器(14)中的数据的验证用数据。另外，上述括号内的参考符号是为了任意理解而附加的，只是一个例子，对图示的形式并没有限制。根据本专利技术，能够变更存储在不能改写的存储器中的中断处理程序。附图说明图I是本专利技术的微处理器的一个实施例的结构图。图2是表示微处理器中的存储器的地址分配的一个实施例的图。图3是中断向量切换电路的一个实施例的结构图。图4是表示本实施例的屏蔽式堆读内存和快闪ROM的地址分配的图。图5是表示现有的一般的屏蔽式堆读内存和快闪ROM的地址分配的图。图6是CPU执行的处理的一个实施例的流程图。图7是表示现有的微处理器中的存储器的地址分配的一个例子的图。符号说明10 :微处理器；11 CPU ；12 RAM； 13 :屏蔽式堆读内存；14 :快闪ROM ；15 :计时器； 16 :通信电路；17 :边沿检测电路；18 :AD变换器；19 :DA变换器；20 :中断控制器；21 :内部总线；22 ;中断向量切换电路；23 :复位端子；30 :外部设备；31 :地址变换电路；32 :寄存器；33 :复位信号生成电路；41、51 :中断向量表；43 :快闪ROM写入程序；42_0 42-15、 52-1 :处理程序具体实施例方式以下，根据附图，说明本专利技术的实施例。<微处理器的结构>图I表不本专利技术的微处理器的一个实施例的结构图。在图I中，微处理器10具有 CPU(中央处理装置)11、RAM12、屏蔽式堆读内存13、快闪R0M14、计时器15、通信电路16，进而还具有边沿检测电路17、AD变换器(ADC) 18,DA变换器(DAC) 19、中断控制器20等，除了边沿检测电路17以外，这些电路通过内部总线21相互连接。另外，在内部总线21与屏蔽式堆读内存13和快闪R0M14之间设置有中断切换电路22。另外，屏蔽式堆读内存13不能改写，快闪R0M14是能够改写的非易失性存储器。另外，内部总线21具有地址总线、数据总线、控制总线。进而，在微处理器10中还设置有复位端子23。CPUll执行存储在屏蔽式堆读内存13和快闪R0M14中的处理程序。这时，RAMl2 被用作作业区域。计时器15对时钟进行计数，生成规定的定时信号，例如将一部分的定时信号作为中断信号而提供给中断控制器20。通信电路16例如在与上位装置、个人计算机等外部设备30之间进行通信。边沿检测电路17检测外部设备30与通信电路16之间的通信信号的边沿，将边沿检出信号作为中断信号而提供给中断控制器20。AD变换器18对从外部供给的模拟信号进行数字化，例如供给CPUl I。DA变换器19 例如对从CPUll供给的数字信号进行模拟化，输出到外部。中断控制器20对从计时器15、 边沿检测电路17等供给的中断信号进行优先度控制，并供给CPU11。图2表示微处理器10中的存储器的地址分配的一个实施例。微处理器10通常以与外部设备30发生通信、或根据需要与外部设备30进行通信的产品为前提。微处理器10 在接通电源后，成为CPU能够执行存储在屏蔽式堆读内存13中的程序的环境，因此，与所利用的CPUll的型号对应地进行屏蔽式堆读内存13的存储器配置。因此，在图2中，存储器的开头配置了屏蔽式堆读内存13，接着是快闪R0M14，接着是RAM12，此后是计时器15 中断控制器20等内置的输入输出装置(I/O)。〈中断向量切换电路的结构〉图3表示中断向量切换电路22的一个实施例的结构图。在本实施例中，在产生了中断时，CPU所参照的中断向量表，设置有切换对屏蔽式堆读内存13的中断向量表进行参照、还是对快闪R0M14的中断向量表本文档来自技高网...
【技术保护点】
【技术特征摘要】
...
【专利技术属性】
技术研发人员：马岛吉英，阿部真喜男，
申请(专利权)人：三美电机株式会社，
类型：发明
国别省市：
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